Stage FPGA SmartNIC: Analyse & Filtrage Trafic Réseau HD

ELSYS Design SA; France; Hybride; EUR 10 000 - 15 000; Plein temps

Avantages offerts par ce poste

Titre restaurant

Activités CSE

Résumé du poste

ELSYS Design recherche un stagiaire ingénieur FPGA pour concevoir et optimiser un moteur SmartNIC capable d’inspecter, classifier et filtrer des flux réseau à très haut débit. Vous participerez au développement des blocs FPGA et des interfaces PCIe, DMA, et à l’intégration logiciel/ hardware sur un système réseau.

Profil recherché: étudiant en fin de cycle en Systèmes Numériques/FPGA, avec VHDL/Verilog, C et connaissance des protocoles réseau; intérêt fort pour cybersécurité et analyse trafic.

Qualifications

• Vous êtes étudiant en dernière année d'école d'ingénieurs ou master.
• Connaissances en VHDL, Verilog, C et protocoles réseau nécessaires.
• Intérêt pour les architectures réseau et les systèmes embarqués à hautes performances.

Responsabilités

• Concevoir un moteur SmartNIC basé sur FPGA pour inspecter et classifier les flux.
• Développer les interfaces PCI Express et moteurs DMA.
• Valider les performances et intégrer dans FreeBSD.
• Travailler en équipe sur une chaîne de traitement réseau.

Connaissances

FPGA

VHDL

Verilog

C

Protocoles réseau

Formation

Dernière année d'études ingénieurs ou Master en électronique/informatique

Outils

N/A

Description du poste

ELSYS Design recherche un stagiaire ingénieur FPGA pour concevoir et optimiser un moteur SmartNIC capable d’inspecter, classifier et filtrer des flux réseau à très haut débit. Vous participerez au développement des blocs FPGA et des interfaces PCIe, DMA, et à l’intégration logiciel/ hardware sur un système réseau.

Profil recherché: étudiant en fin de cycle en Systèmes Numériques/FPGA, avec VHDL/Verilog, C et connaissance des protocoles réseau; intérêt fort pour cybersécurité et analyse trafic.