SoC Design Verification Engineer – RTL/UVM & Python

France Travail; Biot; Sur place; EUR 55 000 - 70 000; Plein temps

Résumé du poste

France Travail recherche un Design Verification Engineer pour rejoindre son équipe et contribuer au développement des outils de vérification des architectures SoC. Vous définirez les environnements de tests et utiliserez Cadence, Synopsys et Siemens pour assurer la qualité RTL et SystemVerilog.

Vous développerez un framework Python pour générer des testbenches SystemVerilog/UVM, intégrerez les tests dans l’intégration continue et collaborerez avec les équipes EDA afin d’améliorer les méthodes et

Qualifications

• Minimum 7 ans d'expérience en vérification RTL.
• Solide maîtrise de la méthodologie UVM.
• Bonne maîtrise des langages VHDL, Verilog et SystemVerilog.
• Excellente maîtrise de Python.
• Anglais écrit et oral excellent.

Responsabilités

• Définir, documenter, développer et exécuter des tests de vérification basés sur la simulation pour le Register Bank Compiler, compatibles avec les principaux simulateurs RTL (Cadence, Synopsys, Siemens).
• Développer un framework Python permettant la génération automatique de testbenches SystemVerilog et/ou UVM.
• Maintenir et améliorer les tests intégrés dans la chaîne d'intégration continue, améliorer les métriques de couverture et renforcer l'automatisation.
• Participer à l'amélioration continue des processus, méthodologies et indicateurs de performance.
• Utiliser les outils de documentation et de gestion de projet (Confluence, Jira) pour assurer le suivi des développements.
• Collaborer avec les équipes de développement afin d'identifier les besoins de vérification liés à l'environnement EDA.
• Participer aux revues de code et aux tests unitaires afin de garantir un haut niveau de qualité logicielle.

Connaissances

RTL verification

UVM metodologia

VHDL

Verilog

SystemVerilog

Python

OO programming

English proficiency

Formation

Ingénieur ou équ.

Outils

Confluence

Jira

IP-XACT

Description du poste

France Travail recherche un Design Verification Engineer pour rejoindre son équipe et contribuer au développement des outils de vérification des architectures SoC. Vous définirez les environnements de tests et utiliserez Cadence, Synopsys et Siemens pour assurer la qualité RTL et SystemVerilog.

Vous développerez un framework Python pour générer des testbenches SystemVerilog/UVM, intégrerez les tests dans l’intégration continue et collaborerez avec les équipes EDA afin d’améliorer les méthodes et