Senior Design Verification Engineer – SoC Registers

France Travail; France; Sur place; EUR 55 000 - 70 000; Plein temps

Résumé du poste

France Travail recherche un-e Design Verification Engineer pour rejoindre son équipe et contribuer au développement des outils de vérification RTL dans les architectures SoC avancées.

Vous serez responsable de définir, développer et exécuter des tests de vérification basés sur la simulation, de développer un framework Python générant des testbenches SystemVerilog/UVM et d’améliorer les métriques de couverture et l’intégration continue.

Qualifications

• Minimum 7 ans d'expérience en vérification RTL.
• Solide expertise de la méthodologie UVM.
• Bonne maîtrise des langages VHDL, Verilog et SystemVerilog.
• Excellente maîtrise de Python.
• Bonnes connaissances en programmation orientée objet.
• Excellentes compétences en communication écrite et orale en anglais.
• Curiosité, autonomie, rigueur, sens du résultat et engagement envers la qualité.

Responsabilités

• Définir, documenter, développer et exécuter des tests de vérification basés sur la simulation pour le Register Bank Compiler, compatibles avec les principaux simulateurs RTL (Cadence, Synopsys, Siemens).
• Développer un framework Python permettant la génération automatique de testbenches SystemVerilog et/ou UVM.
• Maintenir et améliorer les tests intégrés dans la chaîne d'intégration continue, améliorer les métriques de couverture et renforcer l'automatisation.
• Participer à l'amélioration continue des processus, méthodologies et indicateurs de performance.
• Utiliser les outils de documentation et de gestion de projet (Confluence, Jira) pour assurer le suivi des développements.
• Collaborer avec les équipes de développement afin d'identifier les besoins de vérification liés à l'environnement EDA.
• Participer aux revues de code et aux tests unitaires afin de garantir un haut niveau de qualité logicielle.

Connaissances

VHDL

Verilog

SystemVerilog

Python

UVM

Anglais

OO programming

Formation

Diplôme d'ingénieur ou équivalent en informatique, électronique ou domaine connexe

Description du poste

France Travail recherche un-e Design Verification Engineer pour rejoindre son équipe et contribuer au développement des outils de vérification RTL dans les architectures SoC avancées.

Vous serez responsable de définir, développer et exécuter des tests de vérification basés sur la simulation, de développer un framework Python générant des testbenches SystemVerilog/UVM et d’améliorer les métriques de couverture et l’intégration continue.