Design Verification Engineer H/F (H/F)

France Travail; Biot; Sur place; EUR 55 000 - 70 000; Plein temps

Résumé du poste

France Travail recherche un Design Verification Engineer pour rejoindre son équipe et contribuer au développement des outils de vérification des architectures SoC. Vous définirez les environnements de tests et utiliserez Cadence, Synopsys et Siemens pour assurer la qualité RTL et SystemVerilog.

Vous développerez un framework Python pour générer des testbenches SystemVerilog/UVM, intégrerez les tests dans l’intégration continue et collaborerez avec les équipes EDA afin d’améliorer les méthodes et

Qualifications

• Minimum 7 ans d'expérience en vérification RTL.
• Solide maîtrise de la méthodologie UVM.
• Bonne maîtrise des langages VHDL, Verilog et SystemVerilog.
• Excellente maîtrise de Python.
• Anglais écrit et oral excellent.

Responsabilités

• Définir, documenter, développer et exécuter des tests de vérification basés sur la simulation pour le Register Bank Compiler, compatibles avec les principaux simulateurs RTL (Cadence, Synopsys, Siemens).
• Développer un framework Python permettant la génération automatique de testbenches SystemVerilog et/ou UVM.
• Maintenir et améliorer les tests intégrés dans la chaîne d'intégration continue, améliorer les métriques de couverture et renforcer l'automatisation.
• Participer à l'amélioration continue des processus, méthodologies et indicateurs de performance.
• Utiliser les outils de documentation et de gestion de projet (Confluence, Jira) pour assurer le suivi des développements.
• Collaborer avec les équipes de développement afin d'identifier les besoins de vérification liés à l'environnement EDA.
• Participer aux revues de code et aux tests unitaires afin de garantir un haut niveau de qualité logicielle.

Connaissances

RTL verification

UVM metodologia

VHDL

Verilog

SystemVerilog

Python

OO programming

English proficiency

Formation

Ingénieur ou équ.

Outils

Confluence

Jira

IP-XACT

Description du poste

Rejoignez notre entrepriseNotre entreprise accompagne les équipes d'ingénierie et de conception des entreprises les plus innovantes au monde dans le développement de systèmes sur puce (SoC) destinés aux technologies de demain.Nos solutions permettent à nos clients d'améliorer les performances de leurs architectures, de réduire leur consommation énergétique et d'accélérer la mise sur le marché de produits toujours plus innovants.Rejoindre notre équipe, c'est évoluer dans un environnement international, collaboratif et à la pointe de l'innovation, où vous contribuerez directement au développement des outils utilisés pour concevoir les microprocesseurs de demain.

Votre rôle en tant que Design Verification EngineerNous recherchons un-e Design Verification Engineer pour rejoindre notre équipe et contribuer au développement des outils de génération automatique de registres utilisés dans les architectures SoC les plus avancées.Dans ce rôle, vous participerez à la définition, au développement et à la validation des environnements de vérification du Register Bank Compiler, tout en contribuant à l'amélioration continue des méthodologies, de l'automatisation et des processus de développement.

Responsabilités clés

• Définir, documenter, développer et exécuter des tests de vérification basés sur la simulation pour le Register Bank Compiler, compatibles avec les principaux simulateurs RTL (Cadence, Synopsys, Siemens).
• Développer un framework Python permettant la génération automatique de testbenches SystemVerilog et/ou UVM.
• Maintenir et améliorer les tests intégrés dans la chaîne d'intégration continue, améliorer les métriques de couverture et renforcer l'automatisation.
• Participer à l'amélioration continue des processus, méthodologies et indicateurs de performance.
• Utiliser les outils de documentation et de gestion de projet (Confluence, Jira) pour assurer le suivi des développements.
• Collaborer avec les équipes de développement afin d'identifier les besoins de vérification liés à l'environnement EDA.
• Participer aux revues de code et aux tests unitaires afin de garantir un haut niveau de qualité logicielle.

Qualifications requises

• Minimum 7 ans d'expérience en vérification RTL.
• Solide expertise de la méthodologie UVM.
• Bonne maîtrise des langages VHDL, Verilog et SystemVerilog.
• Excellente maîtrise de Python.
• Bonnes connaissances en programmation orientée objet.
• Excellentes compétences en communication écrite et orale en anglais.
• Curiosité, autonomie, rigueur, sens du résultat et engagement envers la qualité.

Atouts appréciés

• Connaissance du standard IP-XACT.
• Connaissance de C-HAL.
• Expérience avec des outils de vérification d'équivalence.
• Maîtrise du français.

Formation

• Diplôme d'ingénieur ou diplôme équivalent en informatique, électronique ou domaine connexe.

Rémunération

• Salaire de base estimé : 55 000 € à 70 000 € brut annuel.
• La rémunération sera déterminée en fonction de l'expérience, des qualifications et de l'équité interne avec les collaborateurs occupant des postes similaires.

À propos de notre entrepriseNotre entreprise développe des solutions technologiques innovantes destinées à l'industrie des semi-conducteurs et accompagne les principaux acteurs mondiaux dans la conception de systèmes toujours plus performants, économes en énergie et rapides à mettre sur le marché.Présente à l'international, notre société rassemble plusieurs centaines de collaborateurs évoluant dans un environnement multiculturel, collaboratif et tourné vers l'innovation. Rejoindre notre équipe, c'est participer au développement des technologies qui façonneront les produits de demain.

Type de contrat CDI
Contrat travail Durée du travail 35H/semaineTravail en journée
Salaire

• Salaire brut : Annuel de 55000.0 Euros à 70000.0 Euros sur 12.0 mois

Déplacements Déplacements: Jamais Zone départementale