Ingénieur Design Logique ASIC - SystemVerilog (Hybrid)

Bull; Les Clayes-sous-Bois; Hybrid; EUR 60,000 - 90,000; Full time

Job summary

Bull c’est une histoire. Un siècle d’innovation européenne et un environnement de travail où des experts conçoivent des solutions numériques puissantes et souveraines, permettant aux États et industries de garder le contrôle de leurs données et de leur IA.

Ingénieur(e) Design Logique: vous écrirez les spécifications micro-architecture, développerez la RTL en SystemVerilog et collaborerez avec les équipes vérification et design physique pour respecter la fréquence et la surface, tout en

Qualifications

• BAC+5 en électronique numérique exigé.
• Bonnes compétences en conception ASIC/FPGA et SystemVerilog/Verilog/VHDL.
• Travail en équipe et communication efficace requis.

Responsibilities

• Rédiger les spécifications micro-architecture de l’ASIC.
• Développer la RTL en SystemVerilog pour les fonctions de l’ASIC.
• Collaborer avec l’équipe vérification pour le plan et la résolution des problèmes.
• Travailler avec l’équipe design physique pour respecter la fréquence et la surface.

Skills

Conception ASIC/FPGA

SystemVerilog

Verilog

VHDL

Education

BAC+5 en électronique numérique

Tools

Git

Job description

Bull c’est une histoire. Un siècle d’innovation européenne et un environnement de travail où des experts conçoivent des solutions numériques puissantes et souveraines, permettant aux États et industries de garder le contrôle de leurs données et de leur IA.

Ingénieur(e) Design Logique: vous écrirez les spécifications micro-architecture, développerez la RTL en SystemVerilog et collaborerez avec les équipes vérification et design physique pour respecter la fréquence et la surface, tout en