ASIC R&D Engineer – RTL/DFT & Physical Design

Capgemini; France; Hybride; EUR 65 000 - 95 000; Plein temps

Avantages offerts par ce poste

Télétravail partiel possible

Formations professionnelles

Plan d'actionnariat

Résumé du poste

Capgemini Engineering Blagnac recherche un ingénieur R&D ASIC expérimenté pour définir et spécifier des architectures ASIC, et modéliser des blocs RTL (VHDL/Verilog). Vous réaliserez la vérification (UVM), l’implémentation DFT/ATPG et le design physique jusqu’au GDSII, en collaboration avec les équipes hardware et software. Des projets sur des nœuds avancés (3nm/18A) et des opportunités de télétravail et de formation accompagnent ce poste.

Qualifications

• Expérience confirmée en ASIC/FPGA et architecture ASIC.
• Maîtrise VHDL ou SystemVerilog et émulation UVM.
• Conception et vérification RTL, Design for Test et GDSII.

Responsabilités

• Définir et spécifier les architectures ASIC et les modules IP.
• Modélisation RTL (VHDL/Verilog/SystemVerilog) et Top/IP.
• Vérification virtuelle des modules et top ASIC (UVM, C/C++).
• DFT/ATPG et design physique jusqu’au GDSII.

Connaissances

VHDL

SystemVerilog

Verilog

SystemC

C/C++

Outils

UVM

IP/Top RTL

DFT/ATPG

Description du poste

Capgemini Engineering Blagnac recherche un ingénieur R&D ASIC expérimenté pour définir et spécifier des architectures ASIC, et modéliser des blocs RTL (VHDL/Verilog). Vous réaliserez la vérification (UVM), l’implémentation DFT/ATPG et le design physique jusqu’au GDSII, en collaboration avec les équipes hardware et software. Des projets sur des nœuds avancés (3nm/18A) et des opportunités de télétravail et de formation accompagnent ce poste.