AMS Verification Engineer: Mixed-Signal ASICs

STMicroelectronics Italia; Catania; In loco; EUR 37.000 - 44.000; Tempo pieno

Descrizione del lavoro

STMicroelectronics Italia cerca un ingegnere AMS Verification per contribuire alla verifica funzionale di ASIC ibridi/misti per PMIC, ricarica wireless, gestione batteria e driver display. Collaborerai con progettisti analogici, digitali e di sistema per sviluppare modelli comportamentali e modelli SystemVerilog real-number; contribuirai ai flussi di verifica e unics per garantire alta qualità.

Lo stipendio indicato è tra 37.000 e 44.000 € lordi all'anno, con premi variabili, in conformità al

Competenze

• Master’s degree in Electrical, Electronic, o Computer Engineering.
• Esperienza con modellazione SystemVerilog real-number è molto valorizzata.
• Competenze di programmazione e mindset analitico.
• Capacità di collaborazione e atteggiamento proattivo.
• Conoscenza di piattaforme di simulazione come Mentor Questa/ADMS, Cadence Xcelium/AMS, Synopsys VCS/AMS e linguaggi VHDL/Verilog.

Mansioni

• Preparare e configurare ambienti di simulazione mixed-signal.
• Eseguire simulazioni e analizzare i risultati con rigore.
• Verificare gli esiti in stretto coordinamento con team di progettazione analogica e digitale.
• Produrre documentazione tecnica chiara e strutturata.
• Contribuire all'evoluzione delle metodologie di verifica e dei flussi di simulazione in R&D.

Conoscenze

SystemVerilog real-number modeling

Programming skills

Analytical mindset

Collaboration skills

Understanding architecture of complexe

Formazione

Master’s degree in Electrical, Electronic, or Computer Engineering

Strumenti

Mentor Questa/ADMS

Cadence Xcelium/AMS

Synopsys VCS/AMS

VHDL

Verilog

Descrizione del lavoro

STMicroelectronics Italia cerca un ingegnere AMS Verification per contribuire alla verifica funzionale di ASIC ibridi/misti per PMIC, ricarica wireless, gestione batteria e driver display. Collaborerai con progettisti analogici, digitali e di sistema per sviluppare modelli comportamentali e modelli SystemVerilog real-number; contribuirai ai flussi di verifica e unics per garantire alta qualità.

Lo stipendio indicato è tra 37.000 e 44.000 € lordi all'anno, con premi variabili, in conformità al