Stage: Vérification Avancée d’Interconnexions SoC NoC

NXP Semiconductors NV; Toulouse; On-site; EUR 7,800 - 10,000; Full time

Job summary

NXP Semiconductors, basé à Toulouse, propose un stage de fin d’études en vérification avancée et architecture SoC. Vous contribuerez à l’étude et au développement de blocs d’interconnexion, NoC et mécanismes d’arbitrage, en SystemVerilog/UVM, au sein de la division DES.

Le stage offrira une immersion dans la vérification fonctionnelle et les méthodes formelles, avec des scénarios ciblant QoS, latence et contention mémoire, dans un environnement industriel exigeant.

Qualifications

• Connaissances en architecture numérique et conception RTL.
• Notions sur les protocoles de communication embarqués (APB, AHB, AXI ou équivalents).
• Connaissances en SystemVerilog et/ou UVM appréciées.
• Intérêt pour la vérification fonctionnelle et les méthodes formelles.
• Un bon niveau d’anglais est exigé.

Responsibilities

• Étudier les architectures d’interconnexion pour SoC (bus partagés, NoC, arbitrage).
• Analyser les besoins en performances (latence, bande passante, évolutivité).
• Étudier des blocs d’infrastructure (arbitres mémoire, routeurs d’adresses, ponts) et interconnexion multi-maîtres.
• Développer des modèles de référence et des composants de vérification en SystemVerilog/UVM.
• Mettre en place des environnements de vérification pour valider les architectures.
• Définir et développer des scénarios de test (contestation mémoire, QoS, ordonnancement).
• Utiliser des techniques de vérification formelle pour démontrer des propriétés critiques.
• Analyser les résultats de simulation et la couverture fonctionnelle.
• Contribuer à la définition des futures architectures d’interconnexion pour les SoC automobiles.

Skills

Architecture numérique

Conception RTL

Anglais (bon niveau)

Education

Master en électronique / dernière année d’école d’ingénieur

Tools

SystemVerilog

UVM

Job description

NXP Semiconductors, basé à Toulouse, propose un stage de fin d’études en vérification avancée et architecture SoC. Vous contribuerez à l’étude et au développement de blocs d’interconnexion, NoC et mécanismes d’arbitrage, en SystemVerilog/UVM, au sein de la division DES.

Le stage offrira une immersion dans la vérification fonctionnelle et les méthodes formelles, avec des scénarios ciblant QoS, latence et contention mémoire, dans un environnement industriel exigeant.