Stage FPGA SmartNIC: Analyse & Filtrage Réseau Haut Débit

ELSYS Design SA; Cachan; On-site; EUR 59,000 - 72,000; Full time

Benefits offered by this job

Titre restaurant presque intégralement

Accès aux activités sociales et CULTUR

Remboursement de 70% du Pass Navigo en

Job summary

ELSYS Design recherche un stagiaire en dernière année d'ingénierie pour concevoir un moteur SmartNIC basé sur FPGA et capable d’inspecter et de classifier des flux réseau à haut débit. Vous participerez au développement d’une chaîne de traitement des paquets, de l’acquisition Ethernet jusqu’à l’analyse en temps réel, avec intégration sur FreeBSD.

Le poste, basé à Paris, offre une expérience pratique sur FPGA, VHDL/Verilog et interfaces réseau, avec des perspectives d’évolution dans le domaine

Qualifications

• Vous êtes étudiant(e) en dernière année d'école d'ingénieurs ou Master en Systèmes numériques et FPGA.
• Compétences en VHDL, Verilog, C ou protocoles réseau nécessaires.
• Intérêt pour l'optimisation des performances matérielles et cybersécurité/analyse de trafic.

Responsibilities

• Prise en main de l'architecture SmartNIC existante.
• Étude des protocoles et mécanismes de traitement réseau hautes performances.
• Conception de blocs FPGA dédiés à l'inspection et à l'analyse des paquets.
• Développement des interfaces PCI Express et moteurs DMA.
• Mise en oeuvre de fonctions de classification et de filtrage de trafic.
• Génération de statistiques réseau temps réel.
• Développement des interfaces logicielles de supervision.
• Intégration dans un environnement FreeBSD.
• Validation fonctionnelle et mesure des performances sur cible réelle.

Skills

Systèmes numériques

FPGA

Architectures réseau

Systèmes Embarqués

Cybersécurité et analyse trafic

Education

Dernière année d'école d'ingénieurs ou Master en Systèmes numériques et FPGA

Tools

FPGA

Verilog / VHDL

PCIe / DMA

C embarqué

Git

FreeBSD

Ethernet 10G/40G/100G

Job description

ELSYS Design recherche un stagiaire en dernière année d'ingénierie pour concevoir un moteur SmartNIC basé sur FPGA et capable d’inspecter et de classifier des flux réseau à haut débit. Vous participerez au développement d’une chaîne de traitement des paquets, de l’acquisition Ethernet jusqu’à l’analyse en temps réel, avec intégration sur FreeBSD.

Le poste, basé à Paris, offre une expérience pratique sur FPGA, VHDL/Verilog et interfaces réseau, avec des perspectives d’évolution dans le domaine