Ingénieur SoC/FPGA – RTL, Vérif & Intégration

ELSYS Design SA; Rennes; Sur place; EUR 45 000 - 65 000; Plein temps

Résumé du poste

ELSYS Design recherche un ingénieur en développement de circuits numériques pour intégrer nos projets SoC/FPGA. Vous prendrez en charge des blocs d’un circuit numérique et travaillerez au sein d’une équipe dédiée, de la définition à la vérification.

Le candidat doit posséder un Bac+5 en électronique et une première expérience sur FPGA/ASIC, avec une maîtrise de VHDL/Verilog/SystemVerilog et des outils Git et Jira. Collaborer efficacement au sein de l’équipe est essentiel.

Qualifications

• Diplôme d’ingénieur BAC+5 en électronique exigé ou équivalent.
• Première expérience professionnelle sur FPGA ou ASIC numériques.
• Maîtrise de VHDL, Verilog ou SystemVerilog.

Responsabilités

• Participer à la définition des fonctions et de l’architecture.
• Implémenter la description RTL des blocs et les intégrer au niveau top.
• Vérifier les modules en tests unitaires et construire les plans de vérification.

Connaissances

VHDL

Verilog

SystemVerilog

Teamwork

Formation

Diplôme ingénieur BAC+5 en électronique

Outils

Git

Jira

Description du poste

ELSYS Design recherche un ingénieur en développement de circuits numériques pour intégrer nos projets SoC/FPGA. Vous prendrez en charge des blocs d’un circuit numérique et travaillerez au sein d’une équipe dédiée, de la définition à la vérification.

Le candidat doit posséder un Bac+5 en électronique et une première expérience sur FPGA/ASIC, avec une maîtrise de VHDL/Verilog/SystemVerilog et des outils Git et Jira. Collaborer efficacement au sein de l’équipe est essentiel.