Ingénieur SoC/FPGA — Conception et Vérification RTL (F/H)

ELSYS Design SA; Rennes; On-site; EUR 47,000 - 64,000; Full time

Job summary

ELSYS Design SA recherche un ingénieur en développement de circuits numériques pour intégrer nos projets SoC/FPGA. Vous prendrez en charge différents blocs d’un circuit numérique au sein d’une équipe dédiée et contribuerez à la définition, l’implémentation RTL et l’intégration au niveau top.

Vous détenez un diplôme d’ingénieur BAC+5 en électronique et une première expérience sur FPGA ou ASIC numériques. Maîtrise d’au moins l’un des langages VHDL, Verilog ou SystemVerilog et expérience avec Git

Qualifications

• Diplôme d’ingénieur BAC+5 en électronique requis ou équivalent.
• Première expérience professionnelle sur FPGA ou ASIC numériques souhaitée.
• Maîtrise d’un des langages HDL (VHDL/Verilog/SystemVerilog) exigée.

Responsibilities

• Participer à la définition des fonctions et de l’architecture des blocs.
• Implémenter la description RTL des blocs.
• Intégrer les blocs au niveau top du circuit.
• Vérifier les modules via des tests unitaires et la vérification.
• Construire et exécuter les plans de vérification avec l’équipe Vérification.

Skills

HDL (VHDL/Verilog/SystemVerilog)

Education

Diplôme d’ingénieur BAC+5 en électronique

Tools

Git

Jira

Job description

ELSYS Design SA recherche un ingénieur en développement de circuits numériques pour intégrer nos projets SoC/FPGA. Vous prendrez en charge différents blocs d’un circuit numérique au sein d’une équipe dédiée et contribuerez à la définition, l’implémentation RTL et l’intégration au niveau top.

Vous détenez un diplôme d’ingénieur BAC+5 en électronique et une première expérience sur FPGA ou ASIC numériques. Maîtrise d’au moins l’un des langages VHDL, Verilog ou SystemVerilog et expérience avec Git