Ingénieur FPGA & RTL Xilinx – Versal/UltraScale

Step-Up; Valbonne; Sur place; EUR 52 000 - 76 000; Plein temps

Avantages offerts par ce poste

Mutuelle santé 70% coverage

Mobilité douce encouragée

Programme de cooptation

Formation interne et développement du潜

Résumé du poste

STEP UP renforce sa division Digital Design. Vous êtes passionné par le RTL, l'optimisation des pipelines haute performance et les architectures hardware de demain (Smart Edge, Vision, IA).

Rejoignez une équipe d'experts et relevez des défis techniques sur les dernières technologies de pointe. Vos missions comprennent la conception RTL et architecture en VHDL/Verilog/SystemVerilog, l’implémentation FPGA sous Vivado sur UltraScale+/Versal, la vérification via testbenches et debugging ILA/VIO,

Qualifications

• Formation d'ingénieur ou master en électronique / systèmes embarqués.
• Minimum 3 ans d'expérience sur la suite Xilinx Vivado.
• Maîtrise VHDL/Verilog et STA; connaissances XDC; outils de simulation ModelSim/xsim.

Responsabilités

• Conception RTL & Architecture avec VHDL/Verilog/SystemVerilog.
• Implémentation FPGA avec Vivado sur UltraScale+/Versal.
• Vérification et qualité via testbenches et debug avec ILA/VIO.
• Optimisation des ressources pour faible latence et basse consommation.
• Intégration AXI et collaboration avec les équipes Software & Algo.

Connaissances

VHDL

Verilog

SystemVerilog

Xilinx Vivado

FPGA design

AXI

Digital design

Formation

Ingénieur/ Master en Électronique / Systèmes Embarqués

Outils

ModelSim

xsim

Vivado

Description du poste

STEP UP renforce sa division Digital Design. Vous êtes passionné par le RTL, l'optimisation des pipelines haute performance et les architectures hardware de demain (Smart Edge, Vision, IA).

Rejoignez une équipe d'experts et relevez des défis techniques sur les dernières technologies de pointe. Vos missions comprennent la conception RTL et architecture en VHDL/Verilog/SystemVerilog, l’implémentation FPGA sous Vivado sur UltraScale+/Versal, la vérification via testbenches et debugging ILA/VIO,