Ingénieur Conception d'IP - digital design engineer

STEP UP; Valbonne; Sur place; EUR 52 000 - 76 000; Plein temps

Avantages offerts par ce poste

Mutuelle santé 70%

Mobilité douce prise en charge

Formation interne

Résumé du poste

STEP UP recherche un ingénieur FPGA passionné par RTL et architectures hardware de demain.

Vous concevrez des blocs complexes en VHDL/Verilog et SystemVerilog, optimiserez les pipelines et assurerez l’intégration AXI au sein d’une équipe d’experts sur les technologies Xilinx Vivado.

Qualifications

• Expérience confirmée sur suite Xilinx Vivado (au moins 3 ans).
• Maîtrise VHDL/Verilog et SystemVerilog pour blocs RTL complexes.
• Connaissance des contraintes XDC et timing.

Responsabilités

• Conception de blocs complexes en VHDL/Verilog/SystemVerilog pour pipelines haute performance.
• Implémentation FPGA sous Vivado (Synthèse, P&R, timing) sur cibles UltraScale+ et Versal.
• Vérification et débogage via testbenchs et simulations (ILA/VIO).
• Optimisation de l’utilisation des ressources (LUT, BRAM, DSP).
• Intégration système via AXI et collaboration avec les équipes Software/Algo.

Connaissances

VHDL/Verilog

SystemVerilog

FPGA design

Xilinx Vivado

AXI protocol

HDL verification

C/Python scripting

Formation

Ingénieur ou Master en Électronique / Systèmes Embarqués

Outils

ModelSim

xsim

Vivado

Description du poste

STEP UP est une société d'ingénierie experte en pilotage de projets industriels et informatiques (+ 250 collaborateurs sur 11 agences en France), plaçant le potentiel humain comme 1er vecteur d'excellence et de performance en entreprise.

Oubliez les sociétés d'ingénierie qui ne valorisent que vos seules compétences, chez STEP UP, nous visons également l'adéquation entre votre personnalité et la culture d'entreprise de nos clients. Cela se traduit pour vous par une différence fondamentale en termes de bien être, d'épanouissement au travail et de succès dans vos missions.

Ce Que Nous Vous Proposons

• Un cadre de travail épanouissant, stimulant et collaboratif, nous sommes certifiés entreprise où il fait bon vivre !
• Des projets innovants et variés.
• La possibilité de se perfectionner continuellement avec des formations internes.
• Des perspectives d'évolution de carrière.
• Un accompagnement individualisé avec un programme de développement du potentiel humain.
• Un programme de cooptation.

Et bien sûr, nous prenons en charge 70% de votre mutuelle santé et encourageons financièrement la mobilité douce.

POSTE / MISSIONS

Step Up renforce sa division Digital Design ! Vous êtes passionné par le RTL, l'optimisation de pipelines hautes performances et les architectures hardware de demain (Smart Edge, Vision, IA) ? Rejoignez une équipe d'experts et relevez des défis techniques sur les dernières technologies de pointe.

Vos Missions :

• Design RTL & Architecture : Conception de blocs complexes en VHDL / Verilog / SystemVerilog (Datapaths DSP, pipelines haut débit, FSM).
• Implémentation FPGA : Maîtrise du flux complet sous Xilinx Vivado (Synthèse, P&R, fermeture de timing) sur cibles UltraScale+ et Versal.
• Vérification & Qualité : Développement de testbenches, simulations et debug sur cible via ILA/VIO.
• Optimisation High-Tech : Maximisation de l'usage des ressources (LUT, BRAM, DSP) pour des solutions à faible latence et basse consommation.
• Intégration Système : Mise en œuvre de protocoles AXI, intégration d'IP et collaboration avec les équipes Software & Algo.

PROFIL RECHERCHÉ

• Votre Profil : L'expert Xilinx
• Formation : Ingénieur ou Master en Électronique / Systèmes Embarqués.
• Expérience : Minimum 3 ans d'expérience confirmée sur la suite Xilinx Vivado.

Hard Skills

• Maîtrise parfaite du VHDL/Verilog et de la STA (Static Timing Analysis).
• Connaissance des contraintes .XDC.
• Usage d'outils de simulation (ModelSim, xsim).

Soft Skills : Esprit d'équipe, curiosité pour l'IA Edge et le RISC-V, et capacité à travailler dans un environnement bilingue (Français/Anglais).

Les 'Plus' qui font la différence

• Expérience sur SoC Versal ou Virtex-7.
• Compétences en scripting (TCL / Python) pour l'automatisation de flows EDA.
• Notions de méthodologie UVM.

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