Ingénieur FPGA/ASIC — Conception et Intégration d'IPs

ELSYS Design SA; Cesson-Sévigné; In loco; EUR 42.000 - 60.000; Tempo pieno

Vantaggi offerti da questo lavoro

RTT 10 jours/an

Repas/Titre restaurant

Mutuelle Santé Famille

Compte Epargne Temps

Participation et Intéressement

Prime de cooptation 1000-1500€

Prime de vacances

Prime Transport 200€ net/an et 50€ br€

Descrizione del lavoro

ELSYS Design recherche un(e) ingénieur(e) en microélectronique pour intégrer nos équipes et participer au développement d’IPs sur FPGAs et/ou ASICs. Vous travaillerez en équipe pour assurer le bon développement des IPs et leurs intégrations Top level.

Profil recherché : BAC+5 en électronique et première expérience sur FPGA/ASIC; maîtrise de VHDL/Verilog/SystemVerilog; expérience GIT et Jira; bon esprit d’équipe et adaptabilité.

Competenze

• Diplôme ingénieur BAC+5 en électronique.
• Expérience sur FPGA ou ASIC numériques.
• Maîtrise de VHDL, Verilog ou SystemVerilog.
• Connaissance GIT et Jira.
• Capacité à travailler en équipe et dans divers contextes.

Mansioni

• Participer à la définition de l’architecture des IPs.
• Implémenter la description RTL de ces blocs.
• Intégrer au niveau top.
• Vérifier les modules en Tests Unitaires.
• Construire et exécuter les plans de vérification en collaboration avec l’équipe Vérification.
• Rédiger la documentation interne et externe.

Conoscenze

Teamwork

Bonnes relations

Connaissance FPGA/ASIC

Formazione

Diplôme ingénieur BAC+5 en électronique

Strumenti

Git

Jira

Descrizione del lavoro

ELSYS Design recherche un(e) ingénieur(e) en microélectronique pour intégrer nos équipes et participer au développement d’IPs sur FPGAs et/ou ASICs. Vous travaillerez en équipe pour assurer le bon développement des IPs et leurs intégrations Top level.

Profil recherché : BAC+5 en électronique et première expérience sur FPGA/ASIC; maîtrise de VHDL/Verilog/SystemVerilog; expérience GIT et Jira; bon esprit d’équipe et adaptabilité.