Ingeniero/a DFT para ASIC/SoC – Test y Bring-up

Oesia

Rivas-Vaciamadrid

Presencial

EUR 45.000 - 65.000

Jornada completa

Hace 3 días

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Proyectos con impacto real

Desarrollo profesional continuo

Trabajo presencial en Madrid

Descripción de la vacante

Grupo Oesía busca Ingeniero/a de diseño para test (DFT) orientado a ASICs/SoCs y tecnología de vanguardia. Integrarás un equipo multidisciplinar y participarás en la definición, desarrollo e integración de soluciones de test para hardware complejo.

La posición es presencial en Rivas-Vaciamadrid, con horario completo y flexibilidad de entrada. Se valorará experiencia en DFT, EDA y arquitecturas SoC, así como participación en ciclos completos de desarrollo y bringing up de silicio.

Formación

Grado o máster en ingeniería electrónica, telecomunicaciones, tecnologías industriales o similar.
Experiencia de al menos 3 años en labores DFT (Design for Test) para ASICs o SoCs.
Conocimientos en scan insertion, ATPG, MBIST y/o LBIST.
Experiencia en herramientas EDA (Cadence, Synopsys).
Se valorará: participación en ciclos completos de desarrollo ASIC, experiencia en validación de silicio y bring up, conocimientos en ARM, RISC-V y arquitecturas SoC.

Responsabilidades

Diseñar e implementar estrategias de testabilidad (DFT) para circuitos ASIC y sistemas SoC.
Desarrollar estructuras de test y diagnóstico para circuitos integrados como scan chains, MBIST o LBIST.
Participar en actividades de generación y validación de patrones de test (ATPG).
Colaborar con los equipos de diseño, verificación e implementación física.
Analizar métricas de cobertura y optimizar las soluciones de test durante el desarrollo.
Dar soporte a las actividades de validación de silicio y fabricación.