Ingeniero RTL ASIC – Diseña SoCs con Verilog/SystemVerilog

Cipherbit - Grupo Oesía; Rivas-Vaciamadrid; On-site; EUR 70,000 - 90,000; Full time

Job summary

Cipherbit-Grupo Oesía busca un/a profesional para unirse a un equipo multidisciplinar que diseña, desarrolla e integra soluciones ASIC/SoC de alto valor.

Se valorará experiencia de 6 años en diseño digital ASIC, Verilog/SystemVerilog, RTL y verificación funcional con herramientas Cadence/Synopsys; se prioriza conocimiento en ARM o RISC-V, tape-outs y tecnologías 22–65 nm.

La sede es en Rivas-Vaciamadrid, trabajamos de forma presencial con horarios flexibles y jornada completa.

Qualifications

• Titulación de grado o máster en ingeniería electrónica, telecomunicaciones, informática, industriales o similares.
• Experiencia profesional de 6 años en diseño digital ASIC.
• Conocimientos en Verilog/SystemVerilog y diseño RTL.
• Experiencia en verificación funcional y herramientas EDA (Cadence, Synopsys).
• Valorable: arquitecturas ARM o RISC‑V, tape-outs o validación de silicio, fabricación 22–65 nm y liderazgo técnico o definición de arquitecturas SoC.

Responsibilities

• Diseño y desarrollo de ASICs y sistemas SoC.
• Desarrollo de bloques digitales RTL en Verilog/SystemVerilog basados en ARM/RISC‑V u otras plataformas equivalentes.
• Integración de IPs y subsistemas en arquitecturas SoC.
• Elaborar y ejecutar planes de verificación funcional, incluyendo metodologías UVM.
• Colaborar en síntesis lógica, análisis de temporización y validación del diseño.
• Soporte a fases de fabricación, integración y puesta en marcha del ASIC.
• Contribución a la definición de arquitecturas y soluciones de microelectrónica de altas prestaciones.

Skills

Verilog/SystemVerilog

RTL design

Functional verification

Education

Grado o máster en ingeniería electrónica/telecomunicaciones/ informáticas/ industriales

Tools

Cadence

Synopsys

Job description

Cipherbit-Grupo Oesía busca un/a profesional para unirse a un equipo multidisciplinar que diseña, desarrolla e integra soluciones ASIC/SoC de alto valor.

Se valorará experiencia de 6 años en diseño digital ASIC, Verilog/SystemVerilog, RTL y verificación funcional con herramientas Cadence/Synopsys; se prioriza conocimiento en ARM o RISC-V, tape-outs y tecnologías 22–65 nm.

La sede es en Rivas-Vaciamadrid, trabajamos de forma presencial con horarios flexibles y jornada completa.