Diseño RTL ASIC para SoC de Alto Rendimiento

Oesia Networks S L; Rivas-Vaciamadrid; On-site; EUR 70,000 - 100,000; Full time

Job summary

Grupo Oesía busca Ingeniero/a RTL ASIC para diseñar, desarrollar e integrar soluciones de alto valor para clientes, formando parte de un equipo multidisciplinar en proyectos de ASIC y SoC. Se trabajará en diseño digital RTL con Verilog/SystemVerilog, verificación funcional con UVM y colaboración con equipos de síntesis, temporización e implementación física.

Se valora experiencia en ARM o RISC‑V y tape-outs.

Qualifications

• Grado o máster en ingeniería electrónica, telecomunicaciones, informática, industriales o similares.
• Experiencia de 6 años en diseño digital ASIC.
• Conocimientos en Verilog/SystemVerilog y diseño RTL.
• Experiencia en verificación funcional y herramientas EDA (Cadence, Synopsys).
• Valorable: ARM o RISC-V, tape-outs, validación de silicio, fabricación 22-65 nm y liderazgo técnico.

Responsibilities

• Diseño y desarrollo de circuitos integrados ASIC y sistemas SoC.
• Desarrollo de bloques digitales RTL en Verilog/SystemVerilog.
• Integración de IPs y subsistemas en arquitecturas SoC.
• Elaborar y ejecutar planes de verificación funcional, incluyendo metodologías UVM.
• Colaborar en actividades de síntesis lógica, análisis de temporización y validación del diseño.
• Colaborar con equipos de diseño, verificación e implementación física.
• Soporte a las fases de fabricación, integración y puesta en marcha del ASIC.
• Contribución a la definición de arquitecturas y soluciones de microelectrónica de altas prestaciones.

Skills

Verilog/SystemVerilog

RTL design

Digital design

UVM verification

Education

Grado o máster en ingeniería electrónica, telecomunicaciones, informática, industriales o similares

Tools

Cadence

Synopsys

Job description

Grupo Oesía busca Ingeniero/a RTL ASIC para diseñar, desarrollar e integrar soluciones de alto valor para clientes, formando parte de un equipo multidisciplinar en proyectos de ASIC y SoC. Se trabajará en diseño digital RTL con Verilog/SystemVerilog, verificación funcional con UVM y colaboración con equipos de síntesis, temporización e implementación física.

Se valora experiencia en ARM o RISC‑V y tape-outs.