Senior Digital ASIC Design Engineer Synthesis (m/f/d)

Advantest; Böblingen; Vor Ort; EUR 90.000 - 120.000; Vollzeit

Zusammenfassung

Advantest in Böblingen sucht einen Senior Digital ASIC Design Engineer – Synthesis (m/f/d) zur Architekturentwicklung von CMOS‑Designs und zur RTL‑Codierung in Verilog/SystemVerilog. Die Rolle umfasst Verifikation auf Modul‑ und Chip‑Ebene sowie Testplanung.

Sie arbeiten eng mit Design‑Partnern zusammen, unterstützen Floorplanning, Timing‑ und Power‑Analysen und erstellen die Dokumentation der implementierten Funktionen.

Qualifikationen

• Abschluss in EE oder vergleichbar.
• Erfahrung im digitalen SOC/ASIC‑Design.
• Verifikation auf Modul- und Chip-Ebene.
• RTL‑Codierung mit Verilog/SystemVerilog.
• Erfahrung mit typischen Simulatortools.
• Grundkenntnisse UNIX/Linux.
• Technische Kommunikation und Teamarbeit.
• Englische Sprachkenntnisse.

Aufgaben

• Architekturentwicklung für CMOS‑Designs.
• Design und RTL‑Codierung digitaler/Full‑custom Modules.
• Verifikation auf Modul- und Chip-Ebene inkl. Testplanung.
• Dokumentation der implementierten Funktionen.
• Constraint-Generierung und Synthese von IP‑Blöcken und Chip‑Top-Level.
• Timing- und Power‑Analysen.
• Unterstützung beim Floorplanning und physischem Design.
• Enge Zusammenarbeit mit Design‑Partnern.

Kenntnisse

Digitaldesign

RTL-Codierung

Teamwork

Problem lösen

Englische Sprachkenntnisse

Ausbildung

Electrical Engineering degree

Tools

Verilog

SystemVerilog

Simulationstools

UNIX/Linux

Jobbeschreibung

Aufgabe

Job Duties & Responsibilities

• Architecture development for CMOS designs
• Design and RTL coding of digital and full‑custom modules
• Verification on module and chip level, including test plan/cases generation
• Documentation of implemented functionality
• Constraint generation and synthesis of IP blocks and the chip top level
• Analysis of timing and power consumption
• Support for floor‑planning and physical design
• Close collaboration with design partners

Qualifikation

• University degree, Diploma or BS in EE
• Background in digital design (SOC) and ASIC design methodologies
• Experience in silicon development cycle, RTL coding in Verilog and SystemVerilog
• Experience with standard simulation tools for digital designs
• Basic knowledge of UNIX or Linux environments and programming languages
• Technical communication, teamwork, and problem‑solving skills
• English language skills

Location: Böblingen

Senior Digital ASIC Design Engineer – Synthesis (m/f/d)