Thèse CIFRE : Sécurité fonctionnelle de l'IA

NXP Semiconductors; Toulouse; Sur place; EUR 40 000 - 60 000; Plein temps

Résumé du poste

Une entreprise spécialisée dans la technologie est à la recherche d'un doctorant pour un projet de thèse CIFRE axé sur la sécurité fonctionnelle de l'intelligence artificielle. Ce rôle implique de travailler sur des applications critiques en conduisant des analyses techniques approfondies et en développant des solutions innovantes pour garantir des performances optimales tout en gérant les pannes matérielles. Le candidat idéal aura un fort bagage théorique, en particulier en mathématiques, et sera familiarisé avec des outils d'IA comme TensorFlow et PyTorch.

Qualifications

• Diplôme de Master en ingénierie ou équivalent.
• Connaissances des accélérateurs de réseaux neuronaux nécessaires.
• Capacité d'analyse et de compréhension approfondie des systèmes complexes.

Responsabilités

• Analyser et comprendre les architectures d'accélérateurs de réseaux neuronaux existantes.
• Identifier et évaluer les défaillances matérielles aléatoires potentielles.
• Réaliser un prototype innovant pour démontrer la viabilité de la solution.

Connaissances

Connaissances en modèles d'apprentissage automatique

Excellentes compétences en mathématiques

Maîtrise des outils d'IA

Ouvert aux nouvelles idées

Formation

Bac + 5 en ingénierie Electrique/Electronique/EEA/Informatique

Outils

TensorFlow

PyTorch

Description du poste

Contexte

Pour notre équipe Sûreté Fonctionnelle au sein du Bureau Technique Central (CTO), nous recherchons un doctorant pour réaliser une thèse CIFRE au sein de NXP. Dans ce rôle, vous contribuerez à des projets innovants sur la sécurité fonctionnelle de l'IA, destinés à des applications critiques pour la sécurité telles que la conduite autonome, les dispositifs médicaux et les robots humanoïdes.

Aujourd'hui, la sécurité de ces systèmes d'IA est un défi de taille. Pour garantir la sécurité fonctionnelle, l'injection de fautes est extrêmement chronophage et peu pratique. Les approches classiques de prévention des fautes, comme l'ajout de redondances spatiales ou temporelles, doublent la consommation d'énergie et divisent par deux les performances. De plus, la disponibilité n'est pas garantie en cas de panne.

L'objectif est de préparer les concepts de sécurité de notre prochaine génération d'IP d'accélérateurs de réseaux neuronaux, qui seront utilisés dans des applications critiques. Ces puces intégreront des IP matérielles de réseaux neuronaux et devraient garantir le même niveau de sécurité que celui attendu par des normes telles que l'ISO 26262 pour l'automobile ou l'IEC 61508 pour l'industrie.

Le doctorant devra trouver une solution technique innovante pour maintenir les performances d'exécution des modèles ML tout en étant capable de détecter ou de limiter les pannes matérielles. Les outils nécessaires peuvent inclure des méthodes formelles, de l'algèbre linéaire, des codes d'erreur (codes résiduels, parité, codes AN), etc. Idéalement, la solution sera universelle, sans surcharge de calcul et ne nécessitera aucune modification du modèle de calcul fourni par les accélérateurs de NXP. La preuve de son efficacité nécessitera probablement l'optimisation des techniques d'injection de pannes.

Vos Missions

• Analyser et comprendre les architectures d'accélérateurs de réseaux neuronaux existantes
• Analyser l'état de l'art en matière de sécurité pour l'apprentissage automatique, les méthodes formelles et les codes d'erreur
• Identifier les défaillances matérielles aléatoires potentielles associées au composant NN grâce à une approche systémique, afin de caractériser leurs effets (par exemple, grâce à une AMDEC) et de valider les hypothèses.
• Des moyens matériels et/ou logiciels d'atténuation seront définis et évalués, ainsi qu'une définition formelle des interactions du responsable sécurité avec le composant NN et le logiciel applicatif.
• Réaliser un prototype de cette innovation afin de démontrer sa viabilité et son impact par rapport à une approche non liée à la sécurité.

Votre Profil

• Bac + 5, en ingénierie Electrique/Electronique/EEA/Informatique.
• Connaissances en accélérateurs de réseaux neuronaux
• Connaissances en modèles d'apprentissage automatique
• Excellentes compétences en mathématiques, notamment en codes de correction d'erreurs et/ou en algèbre linéaire
• Maîtrise des outils d'IA (TensorFlow, PyTorch, etc.)
• Une connaissance du RTL/VHDL serait un plus.
• Une expérience dans les domaines liés à la sécurité fonctionnelle serait un atout.
• Anglais courant
• Ouvert aux nouvelles idées et avoir une attitude créative
• Capacités à convaincre et influencer sur des sujets techniques
• À l'aise dans la mise en œuvre de nouvelles technologies et de solutions complexes
• Capacité à impliquer des intervenants techniques, externes et internes à NXP.
• Excellentes compétences en communication verbale et écrite

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English Version

Context

For our Functional Safety team within the Central Technical Office (CTO), we are looking for Ph.D. student to run an industrial thesis within NXP (CIFRE). In this role, you will highly contribute to innovative projects on Functional Safety for Edge AI to be used in safety-critical applications like autonomous driving, medical devices, and humanoid robots.

Today, many challenges exist to prove that these AI systems can be safe. For guaranteeing functional safety, fault injection activities are extremely time-consuming and not practical. Classical approaches to fault prevention like adding spatial or temporal redundancies doubles power consumption, and halves performance. Additionally, availability is not guaranteed in case of faults.

The objective is to prepare the safety concepts of our next-generation of Neural Network Accelerator IPs that will be used in safety-critical applications at the edge. Those chips will integrate neural network hardware IP and should ensure the same level of safety as expected by standards like ISO 26262 for automotive or IEC61508 for industrial.

The Ph.D. student will have to find an innovative technical solution to maintain performance of the execute ML models while being able to detect or limit hardware faults. Tools to do so might include formal methods, linear algebra, Error Codes (residue codes, parity, AN-codes), etc. Ideally, the solution will be universal, have no compute overhead, and require no changes to the compute model provided by NXP’s accelerators. Proof that the solution works will likely require optimizing fault injection techniques.

Responsibilities

• Analyze and understand existing Neural Network Accelerator architectures
• Analyze prior art of safety for machine learning, formal methods, and Error Codes
• Identify the potential random hardware failures associated to the NN component with a systemic approach, to characterize their effect (e.g., through the use of an FMEA) and to validate the assumption.
• Hardware and/or Software mitigation means will be defined and assessed, together with a formal definition of the way the safety manager will interact with the NN component and the application software.
• Realize a prototype of this innovation to demonstrate its viability and its impact with regards to a non-safety-related approach

Your profile

• Master’s Degree in Electrical/Electronic/EEA/Informatics engineering
• Knowledge in Neural Network Accelerators
• Knowledge on Machine Learning models
• Strong math skills including error correction codes and/or linear algebra
• Familiar with AI tools (TensorFlow, PyTorch, etc.)
• Familiar with RTL/VHDL would be highly appreciated
• Experience with subjects related to Functional Safety would be a benefit.
• Fluent in English
• Open to new ideas and have a creative attitude
• Demonstrated technical leadership, capacity of influencing, convincing
• Comfortable working with the ambiguity inherent in implementing new technologies
• Proven ability to enroll technical stakeholders, including internal engineering teams.
• Excellent verbal and written communication skills

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