Stage Ingénieur vérification formelle CSR critiques H/F

Arteris; Paris; Sur place; EUR 11 000 - 20 000; Plein temps

Résumé du poste

Le stage, rattaché à l’équipe EDA au sein du département Recherche & Développement, contribuera à améliorer la validation des fonctionnalités CSR sensibles du toolchain Magillem Registers.

À partir d’une spécification propriétaire (.csr), la plateforme génère des deliverables RTL SystemVerilog; vous encodererez des règles en assertions, effectuerez des preuves formelles et proposerez une intégration CI sans remplacer la simulation existante.

Qualifications

• Conception numérique et vérification; intérêt pour les méthodes formelles; Python apprécié.

Responsabilités

• Analyser le flux de validation actuel et identifier les lacunes concrètes pour les fonctionnalités à risque.
• Construire un prototype de banc formel au niveau bloc : instanciation du RTL généré, horloge/reset, hypothèses sur le bus, liaison des assertions.
• Exécuter des preuves formelles avec un outil standard et documenter les résultats (PROVEN, FAILED, BOUNDED-UNKNOWN).
• S’appuyer sur l’infrastructure SVA et sur csrapi / le modèle JSON lorsque pertinent.
• Proposer une intégration CI et rédiger un rapport de synthèse pour présentation interne.

Connaissances

Conception numérique

Vérification formelle

Python

Anglais courant

Formation

Bac+5

Outils

SystemVerilog

Git

Description du poste

Sujet : Vérification formelle des fonctionnalités CSR critiques

En bref

Sujet : Intégration de la vérification formelle dans le flux de validation du compilateur de registres Magillem Registers (CSR), afin de mieux garantir le comportement RTL des fonctionnalités CSR critiques (alias, write-once, parité, protection d’accès, registres larges).

Mots-clés : Digital IC, SystemVerilog, Vérification formelle, Assertions (SVA), Registres CSR, EDA, SoC

Compétences : Conception numérique et vérification ; intérêt pour les méthodes formelles ; Python apprécié

Localisation : Paris, France

Durée : 6 mois (ajustable, 3 à 6 mois selon périmètre)

Début : Février 2027

Rémunération : Oui

Niveau d'études : Bac +5

Possibilité d'embauche à l'issue du stage : Oui

Compétences acquises en fin de stage

Au cours de ce stage, vous développerez des compétences dans les domaines suivants :

• Vérification formelle de blocs RTL (propriétés SystemVerilog, contraintes d’environnement, interprétation preuve / contre-exemple).
• Spécification et traçabilité : formalisation de règles métier CSR (spec, fichiers .plf, tests de régression) en assertions vérifiables.
• Écosystème Magillem Registers : génération RTL à partir de fichiers .csr, chaîne de validation (simulation, property checker, SVA auto-générées, LEC).
• Extension d’infrastructures existantes (générateur de bancs de test Python, modules SVA) pour des propriétés sémantiques au-delà de la simulation dirigée.
• Outils industriels de vérification formelle (ex. Synopsys VC Formal, Cadence JasperGold), dans le cadre des licences du site.
• Intégration CI : proposition de périmètre, fréquence d’exécution et critères de succès pour une suite formelle ciblée.
• Collaboration au sein d’une équipe R&D internationale sur un produit EDA utilisé par des acteurs majeurs des semi-conducteurs.

Description

Rattaché(e) à l’équipe EDA, au sein du département Recherche & Développement, vous contribuerez à améliorer la validation des fonctionnalités CSR les plus sensibles du toolchain Magillem Registers.

À partir d’une spécification propriétaire (fichiers .csr), la plateforme génère plusieurs délivrables parmi lesquels les fichiers RTL SystemVerilog et UVM RAL. La validation actuelle repose sur une large suite de non-régression (simulation, contrôles sémantiques, assertions, équivalence logique) : elle est solide pour détecter les régressions, mais ne prouve pas que le RTL respecte toujours le comportement attendu pour des cas complexes (historique d’écritures, alias, parité, etc.).

Ce stage vise à introduire la vérification formelle comme complément ciblé : encoder des règles de spécification en assertions, les prouver sur le RTL généré ( ou obtenir des contre-exemples exploitables ), et proposer une voie d’intégration dans le flux existant sans remplacer la simulation ni la vérification d’équivalence à l’échelle du chip ou des milliers de tests.

Responsabilités

Votre mission consistera à :

• Analyser le flux de validation actuel et identifier les lacunes concrètes pour les fonctionnalités à risque (alias, write-once, parité, protection, registres larges / sous-registres).
• Construire un prototype de banc formel au niveau bloc : instanciation du RTL généré, horloge / reset, hypothèses sur le bus, liaison (bind) des assertions.
• Exécuter des preuves formelles avec un outil standard (ex. VC Formal), documenter les résultats (PROVEN, FAILED, BOUNDED-UNKNOWN) et analyser les contre-exemples.
• S’appuyer sur l’infrastructure SVA du générateur de bancs de test (sva_stable, sva_access_ports) et sur csrapi / le modèle JSON lorsque c’est pertinent.
• Proposer une intégration dans la CI (suite dédiée, fréquence nightly ou pré-release, critères pass/fail) et rédiger un rapport de synthèse pour présentation interne.

Profil recherché

Vous êtes en dernière année d’école d’ingénieurs ou en Master 2 (Bac +5), avec une spécialisation en microélectronique, électronique ou informatique orientée systèmes embarqués / matériel.

Vous avez des bases solides en conception numérique et en vérification (simulation, assertions). Un intérêt marqué pour les méthodes formelles est essentiel ; une première exposition (cours, projet, TP) est un plus. La maîtrise de Python facilite le travail sur le générateur de tests et les outils de validation.

Compétences techniques

• Bonne connaissance de SystemVerilog (RTL et assertions SVA).
• Notions de vérification fonctionnelle (stimulus, reset, protocoles de bus type APB / accès registres).
• Intérêt pour les outils EDA et la qualité logicielle des générateurs de code pour les SoC.
• Python : apprécié pour la non-régression et la génération de bancs de test.
• Familiarité avec Git ; expérience Jira ou équivalent constitue un plus.
• Anglais courant, indispensable dans un environnement international.

À propos d'Arteris

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