Senior Staff Design Verification Engineer F/H

Arteris; Biot; Sur place; EUR 70 000 - 90 000; Plein temps

Résumé du poste

Arteris recrute un Senior Staff Design Verification Engineer à Sophia Antipolis, France, pour concevoir et vérifier des interconnexions et des hiérarchies mémoire dans des SoC avancés. Vous contribuerez à des projets mobiles, télécoms, automobiles et consumer electronics, avec une expertise RTL, SystemVerilog et UVM.

Vous travaillerez aux côtés des équipes Design et Verification pour livrer des solutions hautement configurables et performantes, tout en faisant évoluer les méthodes et les outils

Qualifications

• Expérience significative en Design Verification / RTL Verification dans un environnement SoC ou semi-conducteurs.
• Expertise en RTL, Verilog et SystemVerilog.
• Solide expérience dans le développement et le débogage de bancs de test UVM/C.
• Expérience dans l’automatisation des flux de vérification avec Shell, Python et/ou JavaScript.
• Expérience d’intégration de VIP pour la vérification bloc et système.
• Bonne maîtrise des protocoles Arm AMBA (AXI, ACE et CHI).
• Connaissances solides en mémoire coherence hardware et software.
• Expérience Jenkins et CI/CD dans les environnements de régression.
• Excellentes capacités d’analyse et de collaboration interéquipes.
• Anglais courant, à l’écrit comme à l’oral.

Responsabilités

• Concevoir, développer, maintenir et déboguer des bancs de test basés sur UVM.
• Définir, documenter, développer et exécuter les stratégies de test et de couverture RTL.
• Analyser les régressions et prendre en charge le débogage RTL en Verilog et SystemVerilog.
• Contribuer à l’amélioration des processus, méthodologies et métriques de vérification.
• Développer, maintenir et faire évoluer les outils d’Automation Engineering Design.
• Superviser les systèmes automatisés, identifier les problèmes et conduire les analyses.
• Exécuter et optimiser les régressions, configurer les builds Jenkins et collecter les données.
• Développer et maintenir des dashboards et bases de données de régression.
• Évaluer les infrastructures d’automatisation existantes et proposer des améliorations.
• Collaborer avec Design et Verification pour résoudre des problématiques techniques.

Connaissances

Design Verification

RTL Verification

UVM testbenches

Verification automation

VIP integration

Arm AMBA protocols

Memory coherence

Jenkins CI

SystemVerilog

Verilog

Formation

Master en génie électrique, électronique, informatique

Bachelor ou diplôme équivalent

Outils

Jenkins

Shell

Python

JavaScript

Description du poste

Localisation : Sophia Antipolis, France

Arteris connecte l’innovation

Notre technologie aide les entreprises les plus visionnaires au monde — des startups aux leaders du Fortune 500 — à concevoir des semi-conducteurs plus intelligents et plus performants, notamment des SoC et des chiplets. De la voiture que vous conduisez à l’IA dans le cloud, Arteris connecte les technologies innovantes qui façonnent le monde de demain.

Votre rôle en tant que Senior Staff Design Verification Engineer chez Arteris

Vous souhaitez contribuer aux technologies qui constituent le cœur de certains des SoC les plus avancés au monde ?

En tant que Senior Staff Design Verification Engineer, vous rejoindrez une équipe d’experts afin de contribuer à la conception et à la vérification de solutions d’interconnexion et de hiérarchie mémoire destinées à des SoC complexes dans les secteurs du mobile, des télécommunications, de l’automobile et de l’électronique grand public.

Dans ce rôle très senior, vous apporterez une expertise approfondie en RTL Design, UVM et vérification système. Vous prendrez en charge des problématiques de vérification complexes et contribuerez à l’évolution des méthodologies, des infrastructures d’automatisation et des pratiques de vérification.

Vous travaillerez en étroite collaboration avec les équipes Design, Verification et Engineering afin de garantir des solutions hautement configurables, performantes et de grande qualité.

Responsabilités clés

• Concevoir, développer, maintenir et déboguer des bancs de test basés sur UVM.
• Définir, documenter, développer et exécuter les stratégies de test et de couverture de vérification RTL au niveau unitaire et système.
• Analyser les régressions et prendre en charge le débogage de problématiques RTL complexes en Verilog et SystemVerilog.
• Contribuer activement à la définition et à l’amélioration des processus, méthodologies et métriques de vérification.
• Développer, maintenir et faire évoluer les outils et infrastructures d’Engineering Design Automation afin d’améliorer les processus frontend de conception et de vérification.
• Superviser les systèmes automatisés, identifier les problèmes et conduire les analyses et diagnostics nécessaires.
• Exécuter et optimiser les régressions, configurer les builds Jenkins et assurer le suivi des données associées.
• Développer et maintenir des dashboards et bases de données de régression permettant d’analyser les tendances, la couverture et l’avancement.
• Évaluer les infrastructures d’automatisation existantes et définir les axes d’amélioration.
• Contribuer à l’intégration de VIP pour les environnements de vérification au niveau bloc et système.
• Produire une documentation technique claire concernant les méthodologies, implémentations, workflows et processus d’automatisation.
• Collaborer étroitement avec les équipes Design et Verification pour résoudre les problématiques techniques complexes et améliorer la qualité globale des solutions.
• Partager son expertise technique et contribuer à l’amélioration continue des pratiques de vérification au sein de l’équipe.

Profil recherché

Qualifications Requises

• Expérience significative en Design Verification / RTL Verification dans un environnement complexe de développement SoC ou semi-conducteurs.
• Expertise approfondie en RTL, Verilog et SystemVerilog.
• Solide expérience dans le développement et le débogage de bancs de test UVM/C.
• Expérience dans la définition et l’amélioration de méthodologies et stratégies de vérification.
• Solide expérience dans l’automatisation des flux de vérification à l’aide de Shell, Python et/ou JavaScript.
• Expérience dans l’intégration de VIP fournis par des éditeurs pour la vérification au niveau bloc et système.
• Bonne maîtrise des protocoles Arm AMBA, tels que AXI5, ACE et CHI.
• Solides connaissances en cohérence mémoire hardware et software
• Expérience des environnements de régression et d’intégration continue, notamment Jenkins.
• Solides capacités d’analyse, de débogage et de résolution de problématiques techniques complexes.
• Forte autonomie, rigueur et orientation qualité.
• Capacité à contribuer techniquement au-delà de son propre périmètre et à travailler efficacement avec plusieurs équipes Engineering.
• Excellentes capacités de communication et de partage des connaissances.
• Anglais courant, à l’écrit comme à l’oral.

Atouts appréciés

• Expérience sur des conceptions haute performance et basse consommation.
• Expertise des architectures d’interconnexion et de hiérarchie mémoire SoC.
• Expérience dans le développement d’infrastructures et d’outils avancés d’automatisation de la vérification.
• Expérience dans des environnements de conception et de vérification SoC complexes et hautement configurables.
• Expérience dans la vérification ou le design de systèmes cohérents
• Expertise en PCIe

Formation

• Master en génie électrique, électronique, informatique ou domaine connexe privilégié.
• Bachelor ou diplôme équivalent minimum, ou expérience professionnelle équivalent.

Rémunération estimée

70 000 € à 90 000 € brut annuel.

La rémunération sera déterminée en fonction de votre expérience, et de l’équité interne pour des postes similaires.

À propos d’Arteris

Arteris est un leader mondial de la propriété intellectuelle (IP) système pour les semi-conducteurs, permettant d’accélérer la conception de puces hautes performances et à faible consommation d’énergie. Les technologies Arteris — notamment les IP d’interconnexion Network-on-Chip (NoC), les logiciels d’automatisation de l’intégration des System-on-Chip (SoC) et les solutions d’assurance de sécurité matérielle — sont utilisées par les plus grandes entreprises mondiales des secteurs des semi-conducteurs et de la technologie afin d’améliorer les performances globales et la productivité des équipes d’ingénierie, de réduire les risques et les coûts, et d’accélérer la mise sur le marché de conceptions complexes. Pour en savoir plus, rendez-vous sur arteris.com.

Avec plus de 380 collaborateurs, un siège social situé dans la Silicon Valley et des bureaux dans le monde entier, nous travaillons aussi bien avec des startups qu’avec de grands leaders technologiques internationaux pour développer la prochaine génération de produits électroniques.

Nous croyons en l’humain, au sens de notre mission et à l’impact de notre travail. Rejoignez-nous et contribuez à façonner l’avenir.

Senior Staff Design Verification Engineer

Location: Sophia Antipolis, France

Arteris connects innovation

Our technology helps the world’s most visionary companies—from startups to Fortune 500 leaders—build smarter, faster semiconductors, specifically SoCs and chiplets. From the car you drive to AI in the cloud, Arteris connects the innovative technologies that shape tomorrow.

What You’ll Do as a Senior Staff Design Verification Engineer at Arteris

Do you want to contribute to the technologies at the heart of some of the world’s most advanced SoCs?

As a Senior Staff Design Verification Engineer, you will join an expert engineering team to contribute to the design and verification of interconnect and memory hierarchy solutions for sophisticated mobile, telecom, automotive, and consumer SoC designs.

In this highly senior technical role, you will bring deep expertise in RTL Design, UVM, and system-level verification. You will take ownership of complex verification challenges and contribute to the evolution of verification methodologies, automation infrastructure, and engineering practices.

You will work closely with Design, Verification, and Engineering teams to deliver highly configurable, high-performance, and high-quality solutions.

Key Responsibilities

• Design, develop, maintain, and debug UVM-based testbenches.
• Define, document, develop, and execute unit and system-level RTL verification strategies, tests, and coverage plans.
• Triage regressions and take ownership of complex RTL debugging in Verilog and SystemVerilog.
• Actively contribute to defining and improving verification processes, methodologies, and metrics.
• Develop, maintain, and evolve Engineering Design Automation tools and infrastructure to improve frontend design and verification processes.
• Monitor automated systems, isolate issues, and perform advanced diagnostics and troubleshooting.
• Run and optimize regressions, configure Jenkins builds, and collect and analyze regression data.
• Build and maintain regression dashboards and databases to track trends, coverage, and progress.
• Evaluate existing automation infrastructure and identify opportunities for improvement.
• Contribute to the integration of vendor-provided VIPs for block- and system-level verification.
• Provide clear technical documentation covering methodologies, implementations, workflows, and automation processes.
• Collaborate closely with Design and Verification teams to resolve complex technical challenges and improve overall solution quality.
• Share technical expertise and contribute to the continuous improvement of verification practices across the team.

What You Bring

Required Qualifications

• Significant professional experience in Design Verification / RTL Verification within complex semiconductor or SoC development environments.
• Deep expertise in RTL, Verilog, and SystemVerilog.
• Strong experience developing and debugging UVM/C testbenches.
• Experience defining and improving verification methodologies and strategies.
• Strong experience automating verification flows using Shell, Python, and/or JavaScript.
• Experience integrating vendor-provided VIPs for block- and system-level verification.
• Strong knowledge of Arm AMBA protocols such as AXI, ACE and CHI.
• Strong knowledge of hardware and software memory consistency
• Experience with regression and continuous integration environments, including Jenkins.
• Strong analytical, debugging, and complex problem-solving skills.
• High degree of autonomy, rigor, and commitment to quality.
• Ability to contribute technically beyond your immediate scope and collaborate effectively across Engineering teams.
• Excellent communication and knowledge-sharing skills.
• Fluent English, written and spoken.

Nice to Have

• Experience with high-performance, low-power designs.
• Deep understanding of SoC interconnect and memory hierarchy architectures.
• Experience developing advanced verification automation tools and infrastructure.
• Experience working with complex, highly configurable SoC design and verification environments.
• Experience verifying or designing coherent systems
• PCIe experience

Education Requirements

• Master’s degree in Electrical Engineering, Electronics, Computer Science, or a related field preferred.
• Bachelor’s degree or equivalent minimum, or equivalent professional experience.

Estimated Base Salary

€70 000 to €90 000 gross annually.

Your base salary will be determined based on your experience,and internal pay equity for similar positions.

About Arteris

Arteris is a global leader in system IP used in semiconductors to accelerate the creation of high-performance, power-efficient silicon. Arteris network-on-chip (NoC) interconnect IP system-on-chip (SoC) integration automation software and hardware security assurance technology are used by the world's top semiconductor and technology companies to improve overall performance, engineering productivity, reduce risk, lower costs, and bring complex designs to market faster. Learn more at arteris.com.

With over 380 team members headquartered in Silicon Valley and offices around the world, we work with startups and global tech leaders alike to build the next generation of electronic products. We believe in people, purpose and impact. Join us and help shape what comes next.