Sécurisation cryptographique d'enclaves de processeurs RISC-V avec CHERI

CEA; Grenoble; Sur place; EUR 20 000 - 40 000; Plein temps

Résumé du poste

Une thèse passionnante est proposée sur la sécurisation cryptographique d'enclaves de processeurs RISC-V avec CHERI. Ce projet innovant vise à enrichir les capacités de sécurité des processeurs, en se concentrant sur la protection des instructions et l'isolation cryptographique entre processus. Les candidats intéressés par la cybersécurité et l'architecture des processeurs auront l'opportunité de travailler sur des défis technologiques de pointe. Cette recherche se déroule à Grenoble, offrant un cadre académique stimulant au sein d'une institution reconnue.

Qualifications

• Formation recommandée en cybersécurité et conception numérique.
• Connaissances en architecture des processeurs sont un plus.

Responsabilités

• Développer des enclaves sécurisées sur processeurs RISC-V.
• Étudier l'intégrité de flot de contrôle et la protection des instructions.

Connaissances

cybersécurité

conception numérique

architecture des processeurs

Formation

Doctorat en Cybersécurité ou domaine connexe

Description du poste

Description du sujet de thèse

Domaine

Défis technologiques

Sujets de thèse

Sécurisation cryptographique d'enclaves de processeurs RISC-V avec CHERI

Contrat

Thèse

Description de l'offre

CHERI (Capability Hardware Enhanced RISC Instructions) est une solution permettant de sécuriser le processeur contre les fuites spatiales et temporelles de mémoire en transformant tout pointeur en capacité définissant de façon claire les bornes d'accès aux données ou instructions adressées.
Dans cette thèse, nous proposons sur un processeur d'applications RISC-V d'enrichir CHERI et ses possibilités d'intégrité de flot de contrôle avec une protection des instructions allant jusqu'à leur exécution contre tout type de modifications. Dans un second temps, sur la base d'un chiffrement authentifié de la mémoire, nous étudierons la possibilité avec CHERI de définir des enclaves sécurisées permettant une isolation cryptographique entre processus. Le processeur sera modifié pour que chaque processus soit chiffré avec sa propre clé et puisse avoir un cycle de vie sûr. L'ensemble des clés devra être protégé efficacement dans le matériel.

Contact: [e-mail]

Université / école doctorale

Electronique, Electrotechnique, Automatique, Traitement du Signal (EEATS)
Université Grenoble Alpes

Localisation du sujet de thèse

Site

Grenoble

Critères candidat

Formation recommandée

cybersécurité, conception numérique, architecture des processeurs

Demandeur

Disponibilité du poste

01/10/2025

Personne à contacter par le candidat

SAVRY Olivier [e-mail]
CEA
DRT/DSYS/SSSEC/LSCO
CEA/Grenoble
17 avenue des Martyrs
39054 Grenoble cedex
0438780947

Tuteur / Responsable de thèse

LASHERMES Ronan [e-mail]
INRIA
SED & LHS
Office F418, Beaulieu Campus, Rennes, France
(+33|0)2 99 84 72 84

En savoir plus

https://www.leti-cea.fr/cea-tech/leti/Pages/recherche-appliquee/infrastructures-de-recherche/plateforme-cybersecurite.aspx
https://www.cl.cam.ac.uk/research/security/ctsrd/cheri/