INGÉNIEUR/ INGÉNIEURE D'ÉTUDES (H/F)

JR France; Le Bar-sur-Loup; Sur place; EUR 40 000 - 60 000; Plein temps

Résumé du poste

Une entreprise leader dans l'ingénierie électronique recherche un Ingénieur d'Études (H/F) pour optimiser des prototypes FPGA. Le poste, basé à Sophia-Antipolis, exige une solide expérience en conception et prototypage FPGA/ASIC. Le candidat idéal maîtrisera Verilog et sera capable d'automatiser les processus grâce à des scripts. Cette opportunité nécessite également une excellente capacité analytique et de résolution de problèmes, accompagnée d'initiatives et d'autonomie.

Qualifications

• Diplômé Bac +5 ou équivalent.
• Minimum 5 ans d'expérience en conception FPGA/ASIC.
• Compréhension de la synthèse ASIC avec DC Compiler.

Responsabilités

• Améliorer et optimiser les prototypes FPGA.
• Réaliser l'intégration RTL et la synthèse.
• Collaborer avec les équipes de conception ASIC/SoC.

Connaissances

Maîtrise de Verilog/SystemVerilog

Automatisation des outils

Compétences analytiques

Résolution de problèmes

Formation

Bac +5 en Electronique ou Génie électrique

Outils

Outils Synopsys (HAPS-100, DC Compiler)

Outils Xilinx (Virtex-7, UltraScale+)

TCL, Python, Shell

Description du poste

INGÉNIEUR/ INGÉNIEURE D'ÉTUDES (H/F), le bar-sur-loup

SERMA Ingénierie conçoit, produit et maintient en conditions opérationnelles les systèmes électroniques embarqués de ses clients multisectoriels (aéronautique, spatial, automobile, ferroviaire, médical, télécommunications et énergie).En tant que Groupe industriel, SERMA bénéficie de la convention collective de la métallurgie.Poste et missions :Vous serez notamment en charge de :• Améliorer et optimiser les prototypes FPGA à l'aide des plateformes Synopsys HAPS-100 et Xilinx Virtex-7/UltraScale+.• Réaliser l'intégration RTL, la synthèse, le placement et le routage , ainsi que la fermeture temporelle pour les conceptions à grande échelle.• Utiliser Synopsys Design Compiler pour la synthèse et l'optimisation RTL en vue de l'implémentation FPGA ou ASIC.• Valider les prototypes FPGA à l'aide d'outils tels que Synopsys Identify, ChipScope et Vivado Logic Analyzer.• Collaborer avec les équipes de conception ASIC/SoC pour garantir la compatibilité FPGA et la fidélité de la conception.• Automatiser les flux de construction et de validation FPGA à l'aide de langages de script (TCL, Python, Shell).• Collaborer avec les équipes logicielles.Profil et compétences :Vous êtes diplômé Bac +5, Ingénieur ou équivalent en Electronique, Génie électrique, Informatique industrielle ou domaine connexe.Vous avez minimum 5 ans d’expérience en conception et prototypage de FPGA / ASIC.Vous avez une bonne maitrise du flow FPGA (synthèse, analyse temporelle et débogage)• Maîtrise de Verilog/SystemVerilog• Maîtrise des scripts (TCL, Python, Shell) pour l’automatisation des outils.• Compréhension de la synthèse ASIC avec DC Compiler.• Excellentes compétences analytiques et de résolution de problèmes, et capacité à travailler en autonomie.Qualifications souhaitées :• Expérience des chaînes d'outils Xilinx (Virtex-7, UltraScale+, Vivado) et Synopsys (HAPS-100, ProtoCompiler, compilateur DC).• Expérience du partitionnement multi-FPGA et des interconnexions haut débit.• Familiarité avec les flux de conception et de vérification ASIC/SoC.• Expérience des logiciels embarqués et de la co-conception matériel/logiciel.• Connaissance du versioning SVN.Lieu :Le poste est basé à Sophia-Antipolis (06).