Ingénieur·e Vérification (F/H)

Dolphin Design SAS; Meylan; Sur place; EUR 55 000 - 75 000; Plein temps

Résumé du poste

Dolphin Design SAS à Meylan (38) recrute un·e Ingénieur·e Vérification IP pour participer à la vérification fonctionnelle d’IPs critiques destinés à l’automobile et HPC.

Vous contribuerez à la définition du plan de vérification, développerez des environnements UVM en SystemVerilog, et privilégiera les approches de couverture et de vérification formelle pour garantir la conformité ISO 26262 et la robustesse des blocs IP.

Qualifications

• Vérification IP et environnement UVM en SystemVerilog.
• Conception et débogage d’environnements UVM et tests réutilisables.
• Connaissances des standards ISO 26262 et sûreté de fonctionnement.

Responsabilités

• Définir le plan de vérification et assurer son suivi.
• Développer des environnements UVM (agents, séquences, scoreboards).
• Déboguer les écarts et assister les concepteurs sur IPs dédiées.

Connaissances

Vérification UVM

SystemVerilog

SVA

Vérification formelle

IP verification

Outils

Questa Formal

JasperGold

Description du poste

Pour accompagner la croissance de notre activité Power Management et répondre aux besoins de nos clients en densité, consommation d'énergie et fréquence de fonctionnement de leurs circuits intégrés, nous recherchons un·e Ingénieur·e Vérification IP (F/H), basé·e à Meylan (38).

Au sein de notre équipe vérification, vous serez 100 % dédié·e à la vérification fonctionnelle de produits visant à optimiser l'efficacité énergétique des circuits de nos clients, dans des domaines tels que l'Edge-IoT, l'automobile et le calcul haute performance (HPC).

En collaboration étroite avec les ingénieurs vérification expérimentés, les tech leads et les concepteurs, vous contribuerez à la mise en œuvre de stratégies de vérification efficaces, permettant de réduire les temps de validation tout en maximisant la couverture, pour atteindre les objectifs de performance et de consommation d'énergie de produits tels que le Maestro Power Manager Unit (PMU) et le capteur de marge distribué Meerkat.

Pour les IPs à destination du marché automobile, vous participerez à la vérification des exigences ISO 26262 et à l'évaluation de la robustesse des blocs face aux fautes permanentes et transitoires. Ce poste vous permettra d'élargir progressivement votre périmètre — de la simulation UVM vers l'injection de fautes et la vérification formelle.

Vos missions

Vérification fonctionnelle (UVM)

• Contribuer à la définition du plan de vérification (méthodologie orientée couverture) à partir des spécifications produits et en assurer le suivi jusqu'à la clôture sur votre périmètre
• Développer et déboguer des environnements de vérification UVM : agents, séquences, virtual sequencer, scoreboards, modèles de référence, RAL (uvm_reg), factory, callbacks, configuration hiérarchique
• Développer des testbenches réutilisables et paramétrés (SystemVerilog), portables d'une configuration d'IP à l'autre

Écrire des stimuli dirigés et aléatoires contraints, exploiter la randomisation contrainte

• Développer les checkers et les assertions SVA ainsi que la stratégie de bind associée
• Déboguer les écarts spécification / RTL et assurer le support à l'équipe de conception sur votre périmètre
• Intégrer et configurer des VIP protocolaires ou développer les agents UVM lorsque l'IP l'exige
• Développer les checkers de conformité protocolaire, les scoreboards de bout en bout et la couverture protocolaire dédiée (transactions, back-to-back, cas limites, gestion d'erreurs, arbitrage)

Sûreté de fonctionnement et injection de fautes (ISO 26262)

• Participer à la vérification des exigences de sûreté et à la justification des métriques matérielles (SPFM, LFM, PMHF)
• Développer et exécuter les campagnes d'injection de fautes (stuck-at pour les fautes permanentes, SEU/SET pour les fautes transitoires) : instrumentation du testbench, sélection et propagation des fautes, définition des détecteurs et des observables
• Analyser les résultats de fault campaign, contribuer à la classification des fautes (détectées, non détectées, sûres, résiduelles) et alimenter l'analyse FMEDA
• Remonter aux concepteurs les pistes d'amélioration identifiées sur les mécanismes de sécurité
• Monter en compétence sur les outils de simulation de fautes et de vérification formelle de sûreté FSV pour réduire l'effort de qualification des fautes non classifiées

Couverture

• Implémenter la stratégie de couverture fonctionnelle : covergroups, coverpoints, crosses, bins et transitions dérivés du plan de vérification, y compris sur des IPs paramétrées
• Analyser la couverture de code (ligne, branche, condition, expression, toggle, FSM)
• Analyser les trous de couverture, justifier et documenter les exclusions, renseigner les waivers dans les fichiers de refinement avec leurs justificatifs
• Utiliser les outils de gestion de couverture et de régression et contribuer à la clôture de couverture jusqu'aux critères de sign-off

Vérification formelle

• Développer les propriétés SVA, les contraintes d'environnement (assumes) et les stratégies permettant d'atteindre la convergence
• Mettre en œuvre les formal apps pertinentes : property checking (FPV), connectivity check, register map check, X-propagation, détection de deadlock, analyse de faisabilité pour justifier les waivers de couverture
• Analyser et déboguer les contre-exemples, statuer sur la complétude formelle (proof core, couverture formelle)
• Utiliser les outils Questa Formal et JasperGold

Méthodologie et exécution de projet

• Exploiter les techniques, outils et technologies de vérification les plus récents