Fiabilité des transistors GaN pour applications 5G millimétrique

CEA; Grenoble; Sur place; EUR 30 000 - 40 000; Plein temps

Résumé du poste

Une opportunité passionnante pour un doctorat se présente dans un laboratoire de recherche innovant. Le candidat sélectionné travaillera sur la fiabilité des transistors GaN pour des applications 5G, en explorant les mécanismes de dégradation et en utilisant des mesures DC et RF. Ce projet promet de contribuer à des avancées significatives dans le domaine des semi-conducteurs, en intégrant des technologies de pointe et en offrant une expérience précieuse dans un environnement dynamique. Rejoignez une équipe dédiée à l'innovation et à l'excellence scientifique, où vos recherches auront un impact réel sur les technologies de demain.

Qualifications

• Expérience en physique des semi-conducteurs et en mesures DC & RF.
• Connaissance des procédés de fabrication CMOS-compatibles.

Responsabilités

• Étudier les phénomènes mémoires parasites et le vieillissement des transistors.
• Effectuer des analyses de claquage de diélectrique et modéliser les dérives.

Connaissances

Physique du semi-conducteur

Formation

Doctorat en Physique

Description du poste

Description du sujet de thèse

Domaine

Défis technologiques

Sujets de thèse

Fiabilité des transistors GaN pour applications 5G millimétrique

Contrat

Thèse

Description de l'offre

Les composants en Nitrure de Gallium sont de très bons candidats pour les applications d'amplification de puissance aux fréquences millimétriques de type 5G (~30GHz), de par leur densité de puissance et leur efficacité énergétique. Cependant, ces technologies sont couramment intégrées sur des substrats en Carbure de Silicium, performants thermiquement mais chers et de faible diamètres. La technologie GaN/Si du CEA-LETI permet d'obtenir des performances à l'état de l'art mondial en bande Ka, avec des densités de puissance qui peuvent rivaliser avec les technologies GaN/SiC. Cette technologie basée sur des substrats Si 200mm est compatible avec les salles blanches Silicium, promettant de plus grands volumes disponibles tout en réduisant les coûts. De plus, les niveaux de back-end utilisés offrent des possibilités pour une intégration hétérogène dense avec des circuits digitaux, ouvrant la voie vers des circuits intégrés 3D hétérogènes.

Cependant, peu d'études existent à l'heure actuelle sur les mécanismes de dégradation propre à ce type de composants en utilisant des procédés de fabrication CMOS-compatibles: barrières avancées, grilles MIS SiN in-situ, contacts ohmiques. Il est indispensable de connaître ces effets afin d'une part de qualifier la technologie et d'autre part afin de mieux comprendre le fonctionnement du dispositif et ses éventuelles faiblesses/limitations.

Le but de ces travaux de thèse est d'étudier les phénomènes mémoires parasites ainsi que le vieillissement de ces transistors en conditions opérationnelles à l'aide de mesures DC & RF, liées à la physique du composant. Les transistors seront soumis à différentes conditions de stress électrique afin de modéliser les dérives de leurs paramètres DC & RF : mesures de pièges (BTI & DCTS), influence du procédé de fabrication et de la technologie de grille (Schottky vs MIS), de la barrière de confinement (GaN:C, back-barrier AlGaN, etc...). Des analyses de claquage de diélectrique (TDDB) seront effectués sur les grilles MIS, en condition DC & RF afin d'évaluer l'amélioration du temps de claquage en fonction de la fréquence du signal, de manière analogue aux diélectriques utilisés sur CMOS. Enfin, des stress électriques seront menés en conditions DC et RF (stress RF CW) afin d'évaluer et de modéliser le vieillissement des transistors en conditions opérationnelles.

Université / école doctorale

Ecole Doctorale des Sciences Physiques et de l'Ingénieur, Bordeaux

Localisation du sujet de thèse

Site

Grenoble

Critères candidat

Formation recommandée

Physique du semi-conducteur

Demandeur

Disponibilité du poste

01/10/2025

Personne à contacter par le candidat

DIVAY Alexis
[e-mail]
CEA
DRT/DCOS//LTA
17 Avenue des Martyrs, 38000 Grenoble
04.38.78.47.52

Tuteur / Responsable de thèse

SAYSSET-MALBERT Nathalie
[e-mail]
CNRS
IMS Laboratory, UMR CNRS 5218
351 Cours de la libération, 33405 Talence cedex, France
0540002859

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