Amélioration des performances des CMOS par l'optimisation conjointe de la lithographie et du design

CEA; Grenoble; Sur place; EUR 30 000 - 50 000; Plein temps

Résumé du poste

Une entreprise de recherche de premier plan recherche un candidat pour une thèse axée sur l'amélioration des performances des CMOS par l'optimisation de la lithographie. Ce projet innovant implique le développement de nouvelles méthodes de caractérisation et l'utilisation d'un jumeau numérique pour co-optimiser le design et la lithographie. L'étudiant(e) travaillera au sein d'un laboratoire reconnu, avec accès à des outils avancés et des installations de fabrication. Une occasion unique de contribuer à des recherches de pointe dans le domaine de la microélectronique et de partager ses résultats lors de conférences internationales.

Qualifications

• Formation en microélectronique ou nanotechnologie requise.
• Compétences en optimisation de la lithographie et analyse des performances.

Responsabilités

• Développer des méthodes de caractérisation pour la lithographie.
• Quantifier l'impact de la lithographie sur les performances des dispositifs.

Connaissances

Optimisation de la lithographie

Caractérisation des procédés

Analyse des performances des CMOS

Formation

Master 2 en microélectronique

École d'ingénieur en nanotechnologie

Physique

Outils

Jumeau numérique de lithographie

Outils numériques avancés

Description du poste

Description du sujet de thèse

Domaine

Défis technologiques

Sujets de thèse

Amélioration des performances des CMOS par l'optimisation conjointe de la lithographie et du design

Contrat

Thèse

Description de l'offre

Lors du développement de nouvelles technologies (ex. FDSOI 10nm), les règles de dessin constituent le " code de la route " du designer (DRM). Elles sont définies afin de prendre en compte les contraintes électriques - physiques des circuits ainsi que celles issues des procédés de patterning et de lithographie en particulier. Le monde des designers et celui des lithographes étant relativement séparé, ces règles de dessin ne sont souvent pas optimales (sous-estimation des capabilités de lithographie, méconnaissance de l'impact des règles sur les performances des CMOS).
L'objectif de cette thèse est de montrer que l'utilisation d'un jumeau numérique de lithographie peut permettre d'améliorer les performances des CMOS par co-optimisation du design et de la lithographie (DTCO).

Sur la base d'un cas pratique des technologies CMOS avancées et à l'aide d'un jumeau numérique de lithographie, il s'agira de:

1. Développer de nouvelles méthodes de caractérisation du domaine de validité d'un procédé de lithographie (hotspot prédiction)
2. Confronter la pertinence des règles de dessin vis-à-vis de ce domaine de validité
3. Quantifier l'impact de la lithographie au travers des règles de dessin sur les performances électriques des dispositifs.
4. Identifier les limitations process ou design les plus significatives afin de les challenger

La thèse se déroulera au CEA-Leti à Grenoble, acteur reconnu pour l'excellence de ses travaux de recherche dans le domaine de la microélectronique. Plus précisément, l'étudiant(e) sera rattaché(e) au Laboratoire de PAtterning Computationnel (LPAC) qui explore l'amélioration des procédés de lithographie et de gravure en s'appuyant sur des outils numériques les plus avancés. L'étudiant aura accès à ces outils ainsi qu'aux moyens de caractérisation et de fabrication 300mm de la salle blanche du CEA-Leti. L'étudiant(e) sera amené(e) à publier et à partager ses travaux lors de différentes conférences internationales.

Université / école doctorale

Electronique, Electrotechnique, Automatique, Traitement du Signal (EEATS)
Université Grenoble Alpes

Localisation du sujet de thèse

Site

Grenoble

Critères candidat

Formation recommandée

Master 2 ou école d'ingénieur - microélectronique ou nanotechnologie ou physique

Demandeur

Disponibilité du poste

01/09/2024

Personne à contacter par le candidat

GUYEZ Estelle [e-mail]
CEA
DRT/DPFT/SPAT/LPAC
CEA/Grenoble
17 rue des martyrs
38054

04 38 78 94 33

Tuteur / Responsable de thèse

BARRAUD Sylvain [e-mail]
CEA
DRT/DCOS/S3C/LDMC
CEA/Grenoble
17 rue des martyrs
38054

04 38 78 98 45

En savoir plus

https://www.leti-cea.fr/cea-tech/leti
https://youtu.be/on1NH08AZfE?si=Wm4x-FIfeXbjeliD