FPGA - VHDL Engineer

Randstad NV; Roma; On-site; EUR 30,000 - 50,000; Full time

Job summary

Randstad Digital Talent Services cerca un FPGA - VHDL Engineer per un importante gruppo industriale nel settore Aerospazio e Difesa. Laurea magistrale in elettronica o equivalente, esperienza 3 anni e fluente inglese sono richiesti.

Ruolo in ambiente HW/FW di ultima generazione, con retribuzione annua di 30.000–50.000 €, sede a Roma. Indispensabile autonomia nel laboratorio, conoscenza di strumenti EDA e standard ISO/MIL-STD/DO-254 per la tracciabilità dei requisiti.

Qualifications

• Esperienza nello sviluppo firmware RTL per FPGA in VHDL o SystemVerilog.
• Conoscenza di metodologie di verifica (UVVM/OSVVM) e simulazione.
• Conoscenza di strumenti EDA principali e timing closure.

Responsibilities

• Progettazione e sviluppo di architetture RTL complesse in VHDL o SystemVerilog per elaborazione in tempo reale.
• Definizione di micro-architetture SoC/SoPC basate su FPGA e gestione di interfacce ad alta velocità.
• Gestione flussi EDA (sintesi, place&route, timing analysis) e debugging in laboratorio.
• Preparazione di testbench avanzati e ambienti di simulazione funzionale.

Skills

RTL design

VHDL

SystemVerilog

FPGA

DSP processing

ModelSim/QuestaSim

Vivado

PCIe/AXI interfaces

SoC/SoPC architectures

Lab bring-up and testing

Education

Laurea Magistrale in Ingegneria Elettronica o equivalente

Tools

Xilinx Vivado

Intel Quartus Prime

ModelSim/QuestaSim

Riviera-PRO

Git/SVN

Job description

Randstad Digital Talent Services, divisione specializzata nella ricerca e selezione di profili IT, Tech eDigital, seleziona per un importante gruppo industriale operante nel settore Aerospazio e Difesaun/una:FPGA - VHDL Engineer

Il nostro Partner è un leader globale nello sviluppo di sistemi complessi per Electronic Warfare (EW),Signal Intelligence (SIGINT) e Difesa Elettronica, specializzato nel trattamento numerico dei segnaliRF in tempo reale, gestione dello spettro elettromagnetico e soluzioni per domini Cyber e Space.

L'ambiente di lavoro è altamente ingegneristico, dinamico e orientato all'innovazione su piattaformeHW/FW di ultima generazione.

Retribuzione annua: 30000€ - 50000€

esperienza

3 anni

responsabilità

• Progettazione e sviluppo di architetture RTL complesse in VHDL (IEEE 1076-2008/2018) e/oSystemVerilog per l'elaborazione numerica dei segnali (DSP, FFT, DDC/DUC, filtri FIR/IIR) intempo reale;
• Definizione e micro-architettura di sistemi SoC/SoPC basati su FPGA (es. Zynq UltraScale+,MPSoC, Versal), inclusa la gestione di bus di comunicazione ad alta velocità (PCIe Gen3/4,AXI4-Stream/Lite, Ethernet 10/100G, JESD204B/C);
• Esecuzione dei flussi di sviluppo EDA con tool di settore (Xilinx Vivado, Intel Quartus Prime,ModelSim/Questasim, Riviera-PRO), curando la fase di sintesi, place & route, analisi staticadei tempi (STA) e risoluzione delle problematiche di Timing Closure;
• Sviluppo di Testbench avanzati e ambienti di simulazione funzionale/post-sintesi (UVM,OSVVM, UVVM) per la verifica esaustiva del codice RTL;
• Attività di bring-up, debugging, testing e validazione in laboratorio su scheda target mediantestrumentazione di misura avanzata (oscilloscopi ad alta banda, analizzatori di spettro, LogicAnalyzer, Vivado ILA);
• Redazione e manutenzione del Design Data Package (DDP), documentazione architetturale,test report e gestione del ciclo di vita del prodotto tramite sistemi PLM e controlli di versione(Git/SVN), garantendo la tracciabilità dei requisiti secondo standard ISO/MIL-STD/DO-254.

requisiti

• Laurea Magistrale in Ingegneria Elettronica, Ingegneria delle Telecomunicazioni, IngegneriaInformatica o equivalente;
• Solida e comprovata esperienza nello sviluppo firmware RTL per FPGA in linguaggi VHDLe/o SystemVerilog;
• Padronanza delle metodologie di progettazione digitale e simulazione (ModelSim,QuestaSim, Vivado Simulator) e conoscenza dei framework di verifica strutturata (UVVM,OSVVM);
• Esperienza nell'uso di suite EDA principali (Xilinx Vivado, Altera/Intel Quartus) con focus susintesi, floorplanning, vincoli di timing (SDC/XDC) e Timing Closure;
• Conoscenza dei principali protocolli e interfacce ad alta velocità (AXI4, PCIe, Ethernet 10G+,JESD204, SPI, I2C, UART) e integrazione di IP Core propri o di terze parti;
• Competenze di base nell'uso di strumenti di modellazione matematica e simulazionealgoritmica (MATLAB / Simulink);
• Autonomia nell'uso della strumentazione di laboratorio per l'hardware bring-up ed ildebugging di scheda;
• Fluente conoscenza della lingua inglese (tecnica sia scritta che parlata)

Il presente annuncio è rivolto a persone di genere femminile (F), maschile (M) e non binario (NB) ai sensi della Legge n. 300/1970, del Decreto Legislativo n. 198/2006 e del Decreto Legislativo n. 96/2026 ed è aperta a qualsiasi persona nel rispetto della diversity e dell'inclusività. Ti preghiamo di leggere l'informativa sulla privacy Randstad (https://www.randstad.it/privacy/) ai sensi dell'art. 13 del Regolamento (UE) 2016/679 sulla protezione dei dati (GDPR).