STAGE-Design RTL autour d'une IP RISC-V pour ASIC / SoC / FPGA F / H

Advans Group; Vallauris; Sur place; EUR 40 000 - 60 000; Plein temps

Résumé du poste

Une entreprise de micro-électronique à Vallauris recherche un stagiaire en design pour coder une architecture RISC V en RTL, avec des connaissances requises en VHDL et Verilog. Le stage se déroule à Sophia Antipolis et offre des avantages comme des titres restaurants et une prime de transport de 200 €.

Prestations

Titre restaurant presque intégralement pris en charge

Accès aux activités sociales et culturelles du CSE

Prime Transport de 200 € net par an

Qualifications

• Dernière année de cycle ingénieur en électronique avec option Micro-Electronique.
• Connaissances en VHDL / Verilog / SystemVerilog.
• Bases solides en simulations / testbench au niveau IP et / ou Top Level.

Responsabilités

• Etudier et comprendre les spécifications de l'IP RISC V.
• Proposer une architecture répondant aux spécifications.
• Coder l'IP en RTL (VHDL ou Verilog).
• Proposer un testbench pour simulation fonctionnelle.
• Implémentation et tests sur carte.

Connaissances

Connaissances en VHDL

Connaissances en Verilog

Simulation / Testbench

Dynamisme

Passion et motivation

Formation

Dernière année de cycle ingénieur en électronique

Description du poste

Le design demeure une partie indispensable dans la conception d'un ASIC ou un FPGA.

Que ce soit du pur design RTL, de l'intégration d'IPs basiques ou complexes ou bien du sanity check sur le code déjà élaboré, vous trouverez la partie qui vous intéresse le plus et dans laquelle vous souhaitez évoluer tout au long de votre carrière.

Au sein du département micro-électronique avec des ingénieurs expérimentés en design et en verification, vous approfondirez vos connaissances et vos compétences tout au long du stage.

L'objectif sera de maitriser les différentes étapes du flow de conception pour la partie Design.

Lors du stage, les principales missions seront donc les suivantes :

• Etudier et comprendre les spécifications de l'IP RISC V à designer.
• Proposer une architecture qui répond complètement au cahier des charges.
• Coder l'IP en RTL (VHDL ou Verilog) en respectant les « Coding Rules » internes au groupe.
• Intégration d'IPs si nécessaire.
• Proposer un testbench pour une simulation fonctionnelle de l'IP.
• Implémentation et tests sur carte.

L'agence de rattachement de cette offre se situe à Nice Sophia-Antipolis.

Profil Recherché

Tu es en dernière année de cycle ingénieur en électronique avec une option Micro-Electronique.

Tu as déjà des connaissances acquises en cours et / ou en TP sur les langages VHDL / Verilog / SystemVerilog.

Tu as aussi des bases solides en simulations / testbench au niveau IP et / ou Top Level.

Dynamique, passionné(e) et motivé(e), tu es en quête de défis techniques.

Le stage se déroulera dans nos locaux de Sophia Antipolis et la durée sera adaptée au niveau d'études (4A ou 5A)

Avantages Salariaux

• Titre restaurant presque intégralement pris en charge
• Accès aux activités sociales et culturelles du CSE
• Prime Transport de 200 € net par an.

Qui sommes-nous

ELSYS Design, c'est à l'origine l'histoire de deux ingénieurs, Radomir & François, qui ont choisi de fonder une entreprise spécialisée dans les systèmes embarqués.

Vous trouverez trois principaux domaines d'expertise chez ELSYS Design : la micro-électronique (FPGA, ASIC, SoC…), la carte électronique et le logiciel embarqué. Nous les mettons en œuvre au sein de nos bureaux d'études pour réaliser des solutions complètes, ou directement chez nos clients multisectoriels pour les aider à relever les défis liés à la conception et au développement de leurs technologies de pointe.

Nos fondateurs, business managers et équipes techniques sont tous ingénieurs de formation. Ils sont animés par une passion commune pour la technique, qui constitue un élément important de notre identité.

Si vous aussi, vous voulez écrire la suite de l'histoire avec nous, rejoignez ELSYS Design !