Senior Architect Digital SoC & IP

STMicro; Grenoble; Sur place; EUR 90 000 - 120 000; Plein temps

Résumé du poste

STMicroelectronics Grenoble recherche un ingénieur expérimenté pour refondre les structures d’organisation et les flux autour du développement d’IP digitale et l’assemblage de circuits SoC. Vous pourrez contribuer à générer les fichiers nécessaires et à intégrer des méthodes d’intégration dans un contexte de design numérique avancé.

Le poste exige une expérience minimale de 10 ans, une maîtrise de VHDL/Verilog/SystemVerilog, et une connaissance des outils CAO (Cadence/Synopsys).

Qualifications

• Titulaire d’un diplôme d’Ingénieur ou d’un Master et expérience minimale de 10 ans.
• Bases solides en langages de description digitale (VHDL, Verilog, SystemVerilog) et en langages pour génération de codes (TCL, Perl, Python).
• Connaissance des méthodes de codage et d’architecture logicielle souhaitable pour la maintenance des codes.
• Bonne capacité d’analyse de problèmes complexes et esprit d’initiative.
• Aisance à interagir avec d’autres équipes et à servir les projets.
• Maîtrise de l’anglais tant à l’écrit qu’à l’oral.
• Utilisation des outils Cadence/Synopsys exigée; Magillem apprécié; IP-XACT serait un plus.

Responsabilités

• Refonder la structure d’organisation et la génération des fichiers pour le développement et l’intégration d’une IP digitale et des méthodes d’assemblage des circuits.
• Participer à des projets menés par l’équipe design afin d’intégrer les besoins et faire évoluer les méthodes.
• Collaborer avec les équipes CAO et vérification digitale pour assurer la cohérence des flows.

Connaissances

VHDL

Verilog

SystemVerilog

TCL

Perl

Python

Anglais

Formation

Diplôme d’Ingénieur

Master

Outils

Cadence

Synopsys

Magillem

Description du poste

STMicroelectronics Grenoble recherche un ingénieur expérimenté pour refondre les structures d’organisation et les flux autour du développement d’IP digitale et l’assemblage de circuits SoC. Vous pourrez contribuer à générer les fichiers nécessaires et à intégrer des méthodes d’intégration dans un contexte de design numérique avancé.

Le poste exige une expérience minimale de 10 ans, une maîtrise de VHDL/Verilog/SystemVerilog, et une connaissance des outils CAO (Cadence/Synopsys).