Ingénieur-e en validation et vérification virtuelle FPGA F/H

Safran Group; Éragny; In loco; EUR 55.000 - 75.000; Tempo pieno

Descrizione del lavoro

Safran Electronics & Defense recherche un ingénieur vérification FPGA expérimenté. Intégré dans l’équipe FPGA de l’entité Electronique Navigation, vous contribuerez à la vérification virtuelle des FPGA et ASIC, de la validation des exigences à la définition des environnements de test.

Vous maîtrisez SystemVerilog, la conception de testbenchs, et Git; une connaissance DO-254 est un plus. Bac+5 requis; autonomie et esprit d’équipe essentiels.

Competenze

• Diplômé BAC+5 en électronique ou équivalent.
• Expérience en vérification par simulation FPGA/ASIC.
• Connaissance SystemVerilog et outils de gestion de configuration.

Mansioni

• Valider les exigences et leur testabilité au niveau FPGA/ASIC.
• Définir une stratégie de vérification virtuelle et concevoir les environnements (testbench).
• Participer aux revues internes/externes et avec le client (DO-254 éventuel).

Conoscenze

Vérification FPGA

Testbench design

Méthodologies de vérification

Autonomie et travail en équipe

Formazione

BAC+5 en électronique/embedded

Strumenti

SystemVerilog

Git

Descrizione del lavoro

Chez Safran Electronics & Defense, leader dans le secteur de l'électronique de l'aéronautique et de défense, vos compétences en FPGA seront essentielles !

Intégré dans une équipe FPGA au sein de l'entité Electronique Navigation, vous interviendrez sur des produits passionnants et de haute technologie.

Vous aurez pour mission d'intervenir dans les différentes phases de vérification virtuelle (simulation) du FPGA, depuis la validation des exigences jusqu'à l'élaboration d'une stratégie de vérification virtuelle et la conception des environnements associés (testbench).

L'équipe intervenant sur des lignes de produit à fort contenu technique sur Equipements Inertiels et GNSS, le candidat aura pour objectif de mutualiser au maximum les méthodologies applicables à l'ensemble des environnement de vérification.

Les missions principales :

• Valider les exigences aux bornes du FPGA pour s'assurer de leur bonne compréhension et de leur testabilité,
• Imaginer la meilleure stratégie de vérification virtuelle à mettre en place (test dirigé ou aléatoire, mesure de couverture du test, ...),
• Elaborer les environnements de vérification en langage de description SystemVerilog,
• Participer aux différentes revues internes et externes avec le client (Audit de certification DO 254 envisageable)

Diplômé BAC+5 ayant déja une expérience de la vérification par simulation FPGA ou ASIC.

Maitrise du langage SystemVerilog et des outils de gestion de configuration (Git).

Bonne qualité rédactionnelle et des compétences en autonomie de travail, communication et travail en équipe.

La connaissance de la méthodologie UVM est un plus.