A complete application in a minute
Tailored resume and cover letter, ready to send.
YADRO ищет инженера RTL для ASIC с опытом разработки и интеграции модулей. Требуется глубокое знание Verilog/SystemVerilog, опыт работы с RTL-симуляторами и интерфейсами ACE/AXI. Обязательно владение Linux, скриптами и системами контроля версий. В задачи входит оптимизация путей, DFT и взаимодействие с верификацией.
Кандидат будет работать над архитектурой SoC и интеграцией блоков, участвовать в прототипировании и документации проекта.
Описания нет