Ingénieur Conception Numérique ASIC Mixed-Signal (H/F)

Serma Group; Toulouse; Hybrid; EUR 70,000 - 90,000; Full time

Job summary

SERMA Ingénierie recrute un(e) Ingénieur Conception Numérique ASIC Mixed-Signal à Toulouse. Vous participerez à la conception, l’intégration et la vérification de blocs numériques dans un circuit intégré mixte analogique-numérique.

Le poste couvre l’analyse RTL, la synthèse, le DFT, la vérification d’interface et le Sign-Off avant Tape-Out, en collaboration avec les équipes Backend et QA.

Qualifications

• Formation supérieure en électronique, microélectronique, systèmes embarqués ou conception de circuits intégrés.

Responsibilities

• Concevoir et intégrer la Top Cell Digital en assurant la connexion avec les interfaces analogiques.

Skills

Conception numérique

ASIC

Vérification UVM

Vérification formelle

DFT/ATPG

CDC/RDC

Mixed-Signal experience

Education

Master en électronique

Tools

Cadence Genus

SpyGlass

Questa/XLCI

JasperGold

LEC

Tessent

Innovus

Voltus

eManager / ePlanner

Job description

Ingénieur Conception Numérique ASIC Mixed-Signal (H/F)

• Publié le 13 octobre 2026

Votre mission

Dans le cadre du développement d’un circuit intégré de monitoring de batterie, nous recherchons un(e) Ingénieur(e) Conception Numérique ASIC Mixed-Signal pour participer à la conception, à l’intégration et à la vérification de blocs numériques au sein d’un circuit intégré mixte analogique-numérique.

Vous interviendrez sur l’ensemble du flow de conception numérique ASIC, depuis l’analyse et la vérification du RTL jusqu’aux activités de synthèse, de DFT, de validation post-Backend et de Sign-Off avant Tape-Out.

1. Conception et intégration numérique
   • Concevoir et intégrer la Top Cell Digital en assurant la connexion avec les interfaces analogiques.
   • Intégrer les IP numériques et réaliser les contrôles de connectivité au niveau de la Top Cell Digital.
   • Analyser les interactions entre les domaines numériques et analogiques, notamment les problématiques liées aux interfaces asynchrones.
2. Vérification fonctionnelle et formelle
   • Réaliser la vérification fonctionnelle du RTL à l’aide d’un environnement UVM.
   • Développer des assertions en SystemVerilog et effectuer la vérification formelle avec JasperGold.
   • Analyser le code RTL à l’aide d’outils de lint et corriger les anomalies détectées.
   • Effectuer les analyses CDC/RDC (Clock Domain Crossing / Reset Domain Crossing) afin de garantir la robustesse des transferts de données entre domaines d’horloge et de reset.
3. Synthèse logique et optimisation
   • Mettre en place et exécuter le flow de synthèse logique.
   • Définir les contraintes temporelles SDC et réaliser les contrôles associés.
   • Effectuer les analyses d’Equivalence Checking (LEC), analyser les rapports de synthèse et participer aux revues de qualité des résultats (QOR).
   • Insérer les mécanismes DFT lors de la synthèse logique, notamment le scan, la compression et les tests at-speed.
4. Suivi Backend et validation post-synthèse
   • Collaborer avec les équipes Backend pour analyser et résoudre les violations de timing et les problèmes de conception.
   • Assurer le suivi des analyses STA, des checks de conception et de l’Equivalence Checking.
   • Réaliser les simulations fonctionnelles avec délais backannotés.
   • Effectuer les simulations en mode scan avec délais backannotés.
   • Participer aux simulations nécessaires à la validation des analyses de consommation de puissance après Backend.
5. Développement du flow de test et Sign-Off
   • Mettre en place et exécuter le flot ATPG : génération des patterns, conversion, compression et resimulation.
   • Participer aux revues finales de conception et aux activités de Sign-Off avant le Tape-Out.
   • Utiliser les outils de gestion et de planification des activités de conception.

Environnement technique

Langages et méthodologies :

• Verilog et SystemVerilog
• UVM
• Assertions SystemVerilog et vérification formelle

Outils EDA :

• Conception et synthèse : Cadence Genus
• Lint et analyses CDC/RDC : SpyGlass
• Simulation : Questa, Xcelium (xrun)
• Vérification formelle : JasperGold, LEC
• DFT et ATPG : Tessent
• Backend et implémentation physique : Innovus
• Analyse de puissance : Voltus
• Gestion des activités : Cadence eManager / ePlanner

Qualifications

• Formation supérieure en électronique, microélectronique, systèmes embarqués ou conception de circuits intégrés.
• Expérience en conception numérique ASIC, avec une maîtrise du codage RTL en Verilog/SystemVerilog.
• Bonne maîtrise des activités de synthèse logique et de vérification ASIC.
• Expérience en vérification fonctionnelle UVM et/ou en vérification formelle.
• Connaissance des méthodologies DFT, scan, ATPG et des contraintes de timing.
• Compréhension des analyses CDC/RDC, de la STA et des contrôles d’équivalence logique.
• Une expérience dans le domaine des circuits intégrés Mixed-Signal constitue un atout important.

Localisation

TOULOUSE (31000)

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