Senior FPGA Design Engineer — Lead & Mentor

Uitzendbureau; Hengelo; Sur place; EUR 40 000 - 58 000; Plein temps

Avantages offerts par ce poste

Detavast contract (40 uur)

Internationale projecten

Begeleiding van junior FPGA-ontwerpers

Résumé du poste

Uitzendbureau zoekt een FPGA Engineer die hardware en software naadloos op elkaar laat aansluiten. Je werkt in een internationaal team en bent verantwoordelijk voor het volledige FPGA-design, van specificatie en ontwerp tot simulatie, verificatie en documentatie.

Daarnaast stel je conceptoplossingen op voor offertes en bewaak je timing en protocollen zoals AXI/PCIe. De functie vereist minimaal drie jaar FPGA-ervaring, kennis van VHDL/Verilog en ervaring met Vivado, Quartus en ModelSim.

Qualifications

• Minimaal drie jaar aantoonbare ervaring met FPGA-ontwerp en implementatie in VHDL of Verilog.
• Betrokken bij specificatie, ontwerp, simulatie en documentatie volgens interne standaarden.
• Ervaring met timing constraints en synchronisatie in complexe AXI/PCIe-omgevingen.

Responsabilités

• Ontwerpen en implementeren van FPGA-designs en IP-blokken volgens projectvereisten.
• Simuleren en testen van ontwerpen, inclusief timing-analyses en oplossen van timing closure.
• Documenteren van ontwerpen en afstemmen met klanten en projectmanagement.
• Sturen junior FPGA-ontwerpers technisch aan binnen een internationale omgeving.

Connaissances

FPGA ontwerp

VHDL/Verilog

Timing analyses

Busprotocollen AXI PCIe I2C SPI

Formation

HBO/WO Elektrotechniek of Embedded Systems

Outils

Vivado

Quartus

Libero

ModelSim

QuestaSim

Description du poste

Uitzendbureau zoekt een FPGA Engineer die hardware en software naadloos op elkaar laat aansluiten. Je werkt in een internationaal team en bent verantwoordelijk voor het volledige FPGA-design, van specificatie en ontwerp tot simulatie, verificatie en documentatie.

Daarnaast stel je conceptoplossingen op voor offertes en bewaak je timing en protocollen zoals AXI/PCIe. De functie vereist minimaal drie jaar FPGA-ervaring, kennis van VHDL/Verilog en ervaring met Vivado, Quartus en ModelSim.