Chief FPGA & SoC Architect – Lógica Programable

Tecnobit-Grupo Oesía; Rivas-Vaciamadrid; Híbrido; EUR 90.000 - 130.000; Jornada completa

Ventajas ofrecidas por este puesto de trabajo

Retribución flexible

Formación gratuita

Ambiente laboral positivo

Descripción de la vacante

Grupo Oesía busca un/a Chief Engineer de Lógica Programable para liderar la definición técnica, el diseño y desarrollo de soluciones FPGA/SoC en proyectos del sector aeroespacial y defensa, ubicados en Madrid y en modalidad híbrida. Se requieren ≥10 años de experiencia, Ingeniería electrónica o telecomunicaciones y habilidades de liderazgo técnico.

Importante experiencia en verificación UVM, diseño RTL (VHDL/Verilog/SystemVerilog) y herramientas Vivado/ModelSim/LiberoSoC, con foco en DO-254 y

Formación

• Experiencia mínima de 10 años en diseño y verificación FPGA/SoC en sectores de alta criticidad.
• Al menos 3 años liderando equipos o actuando como autoridad técnica.
• Experiencia en entornos aeroespaciales/defensa (DAL A/B/C o requisitos similares).
• Competencias en verificación: UVM, pruebas, cobertura.

Responsabilidades

• Definir y validar arquitecturas FPGA/SoC para sistemas críticos.
• Liderar equipos de ingeniería digital; verificación y validación.
• Supervisar desarrollo RTL (VHDL/Verilog/SystemVerilog) y timing.
• Cumplimiento de DO-254, ECSS, MIL-STD, EN9100.

Conocimientos

Lógica Programable

Liderazgo técnico

Verificación UVM

RTL Design

Timing analysis

Arquitectura digital

Educación

Ingeniería electrónica o telecomunicaciones

Herramientas

Vivado

ModelSim/ Questa

LiberoSoC

Descripción del empleo

Grupo Oesía busca un/a Chief Engineer de Lógica Programable para liderar la definición técnica, el diseño y desarrollo de soluciones FPGA/SoC en proyectos del sector aeroespacial y defensa, ubicados en Madrid y en modalidad híbrida. Se requieren ≥10 años de experiencia, Ingeniería electrónica o telecomunicaciones y habilidades de liderazgo técnico.

Importante experiencia en verificación UVM, diseño RTL (VHDL/Verilog/SystemVerilog) y herramientas Vivado/ModelSim/LiberoSoC, con foco en DO-254 y